Codificador serie con doble tasa de trasmisión de datos con leve desalineación de salida.

Un codificador serie (600, 800) que comprende:

un medio (620) para almacenar una pluralidad de bits de entrada de datos;

un medio (612; 614; 616) para almacenar una pluralidad de bits de entrada de selección;

un medio (622) para emitir en serie la pluralidad de bits de entrada de datos de acuerdo con una secuenciade selección de entrada generada por la pluralidad de bits de entrada de selección;

un medio (812) para eliminar unas perturbaciones de baja frecuencia de una salida de dicho medio de salidaserie, generando con ello una salida de codificador serie sin perturbaciones de baja frecuencia (dout) en elque dicho medio para la eliminación de perturbaciones de baja frecuencia incluye una etapa de registroaccionada por reloj caracterizado porque la salida de dicho medio de salida serie (624) está acoplada a unaentrada de datos de la etapa de registro accionada por reloj (804, 806), y en el que dicha etapa de registro(804; 806) está separada por una sola capa lógica (640, 808) de la salida del codificador serie, determinandode esta manera una desalineación de salida débil del codificador.

Codificador serie con doble tasa de trasmisión de datos con leve desalineación de salida Referencia cruzada a solicitudes relacionadas La presente solicitud reivindica prioridad respecto de la Solicitud No. 11/285, 397 titulada “Codificador serie con doble tasa de transmisión de datos” [“Double Data Rate Serial Encoder”] depositada el 23 de noviembre de 2005, que reivindica prioridad respecto de la Solicitud Provisional No. 60/630, 853 titulada “Diseño de Núcleo Anfitrión de MDDI” [“MDDI Host Core Design”] depositada el 24 de noviembre de 2004, Solicitud Provisional No. 6/631, 549 titulada “Dispositivo Móvil de Interfaz de Cámara Anfitrión de Interfaz Digital de Representación” [“Mobile Display Digital Interface Host Camera Interface Device”] depositada el 30 de noviembre de 2004, Solicitud Provisional No. 60/362, 825 titulada “Dispositivo de Cámara Anfitrión de MDDI” [“Camera MDDI Host Device”] depositada el 2 de diciembre de 2004, Solicitud Provisional No. 60/633, 701 titulada “Panorámica de MDDI” [“MDDI Overview”] depositada el 2 de diciembre de 2004, Solicitud Provisional No. 60/633, 084 titulada “Diseño de Tableta de Núcleo Anfitrión de MDDI” [“MDDI Host Core Pad Design”] depositada el 2 de diciembre de 2004 y Solicitud Provisional No. 60/622, 852 titulada “Implementación del Controlador Anfitrión de MDDI” [“Implementation of the MDDI Host Controller”] depositada el 2 de diciembre de 2004.

La presente solicitud está también relacionada con la Patente estadounidense No. 6, 760, 772 B2, transferida legalmente, titulada “Generación e Implementación de un Protocolo y de una Interfaz de Comunicación para la Transferencia de Datos de Alta Velocidad”, publicada el 6 de julio de 2004.

Antecedentes Campo La presente invención se refiere, en general, a un codificador serie para enlaces de comunicación serie con tasa de transmisión de datos elevada. Más en concreto, la invención se refiere a un codificador serie de doble tasa de transmisión de datos para enlaces de Interfaz Digital de Representación Móvil (MDDI) .

Antecedentes En el campo de las tecnologías de interconexión, continúa en auge la demanda de tasas de transmisión de datos en constante aumento, especialmente por lo que se refiere a las presentaciones de vídeo.

La Interfaz Digital de Representación Móvil (MDDI) es un mecanismo de transferencia con un consumo de energía reducido y rentable que hace posible la transferencia de datos a gran velocidad a través de un enlace de comunicación de corto alcance entre un anfitrión y un cliente. La MDDI requiere un mínimo de exactamente cuatro cables más la energía para la transferencia de datos bidireccionales que proporcione un máximo ancho de banda de hasta 3.2 Gbits por segundo.

En una aplicación, la MDDI incrementa la fiabilidad y reduce el consumo de energía en teléfonos de tapa abatible (“clamsel”) mediante la reducción significativa del número de cables que discurren a través de una articulación del aparato telefónico para interconectar el controlador en banda base digital con una pantalla de LCD y / o una cámara. Esta reducción de cables permite también que los fabricantes de los aparatos telefónicos reduzcan los costes de desarrollo mediante la simplificación del teléfono de tapa abatible y mediante diseños de aparatos telefónicos de tapa deslizante.

La MDDI es un protocolo de transferencia serie y, en cuanto tal, los datos recibidos en paralelo para la transmisión a través de un enlace de MDDI necesitan ser serializados. La Solicitud de Patente estadounidense No. 11/285, 397, titulada “Codificador Serie con Doble Tasa de Transmisión de Datos” [“Double Data Rate Serial Encoder”], depositada el 23 de noviembre de 2005 describe un codificador serie con Doble Tasa de Transmisión de Datos (DDR) de MDDI que incorpora una salida sin perturbaciones de baja frecuencia. El codificador serie de salida sin perturbaciones de baja frecuencia cuenta con la ventaja de un multiplexador sin perturbaciones de baja frecuencia, diseñado con un conocimiento a priori de una secuencia de selección de entrada de código Gray. Este conocimiento a priori de la secuencia de selección de entrada permite una reducción del tamaño del multiplexador y, en consecuencia, del codificador serie con DDR.

Sin embargo, pueden llevarse a cabo mejoras en diversos aspectos del diseño del codificador serie con DDR descrito en la Solicitud estadounidense No. 11/285, 397. En un aspecto, se destaca que el multiplexador sin perturbaciones de baja frecuencia utilizado en el codificador serie con DDR descrito en la Solicitud estadounidense No. 11/285, 397 sigue siendo de mayor tamaño que un multiplexador que no sea de no perturbaciones de baja frecuencia. En otro aspecto de capas lógicas entre la etapa de registro final y la salida del codificador, un factor que contribuye a una mayor asincronía de salida y a una menor tasa de transmisión de enlaces, puede ser considerablemente reducido.

Por tanto, lo que se necesita es un codificador serie con DDR de MDDI que ofrezca un tamaño, una complejidad y

una desalineación de salida reducidas. Así mismo, se necesita que el codificador serie con DDR de MDDI ofrezca una salida sin perturbaciones de baja intensidad.

Breve sumario de la invención En la presente memoria se proporciona un codificador serie con Doble Tasa de Transmisión de Datos (DDR) .

En un aspecto, el codificador serie con DDR incluye un multiplexador no sin perturbaciones de baja frecuencia y una lógica digital para asegurar una salida del codificador exenta de perturbaciones de baja frecuencia, mediante la utilización de un multiplexador no sin perturbaciones de baja frecuencia, se reduce de manera considerable el tamaño y la complejidad del codificador.

En otro aspecto, el codificador serie con DDR presenta una sola capa lógica entre la etapa de registro final y la salida del codificador y un número reducido de trayectorias desde la etapa de registro final hasta la salida del codificador, lo que se traduce en una desalineación de salida reducida y en una tasa de transmisión de enlaces incrementada. El número reducido de trayectorias desde la etapa de registro final hasta la salida del codificador simplifica también el análisis de la asimetria de salida.

Otras formas de realización, características distintivas y ventajas de la presente invención, así como la estructura y operación de las diversas formas de realización de la presente invención se describen con detalle en las líneas que siguen con referencia a los dibujos que se acompañan.

Breve descripción de los dibujos Los dibujos que se acompañan, los cuales se incorporan en la presente memoria y forman parte de la memoria descriptiva, ilustran la presente invención y, junto con la descripción, sirven también para exponer los principios de la invención y para hacer posible que una persona experta en la materia haga uso de la invención.

La FIG. 1 es un diagrama de bloques que ilustra un entorno ejemplar que utiliza una interfaz de la Interfaz Digital de Representación Móvil (MDDI) .

La FIG. 2 es un diagrama de bloques que ilustra una interconexión de enlace de MDDI de acuerdo con una forma de realización del ejemplo de la FIG. 1.

La FIG. 3 es un diagrama de circuito que ilustra un codificador serie de MDDI.

Las FIGs. 4A – B ilustran ejemplos de una desalineación.

La FIG. 5 es un diagrama de bloques que ilustra un codificador serie de MDDI de acuerdo con una forma de realización de la presente invención.

La FIG. 6 es un diagrama de circuito que ilustra un codificador serie de MDDI de acuerdo con otra forma de realización de la presente invención.

La FIG. 7 es un diagrama de temporización ejemplar que se refiere a unas señales del codificador serie de MDDI de la FIG. 6.

La FIG. 8 es un diagrama de circuito que ilustra un codificador serie de MDDI de acuerdo con una forma de realización adicional de la presente invención.

La FIG. 9 es un diagrama de temporización ejemplar que se refiere a las señales del codificador serie de MDDI de la FIG. 8.

La presente invención se describirá con referencia a los dibujos que se acompañan. El dibujo en el que un elemento aparece por primera vez se indica típicamente mediante el (los) dígito (s) de más a la izquierda en el correspondiente número de referencia.

Descripción detallada La memoria descriptiva divulga una o más formas de realización que incorporan las características distintivas de la presente invención.... [Seguir leyendo]

1. Un codificador serie (600, 800) que comprende:

un medio (620) para almacenar una pluralidad de bits de entrada de datos;

un medio (612; 614; 616) para almacenar una pluralidad de bits de entrada de selección;

un medio (622) para emitir en serie la pluralidad de bits de entrada de datos de acuerdo con una secuencia de selección de entrada generada por la pluralidad de bits de entrada de selección;

un medio (812) para eliminar unas perturbaciones de baja frecuencia de una salida de dicho medio de salida serie, generando con ello una salida de codificador serie sin perturbaciones de baja frecuencia (dout) en el que dicho medio para la eliminación de perturbaciones de baja frecuencia incluye una etapa de registro accionada por reloj caracterizado porque la salida de dicho medio de salida serie (624) está acoplada a una entrada de datos de la etapa de registro accionada por reloj (804, 806) , y en el que dicha etapa de registro (804; 806) está separada por una sola capa lógica (640, 808) de la salida del codificador serie, determinando de esta manera una desalineación de salida débil del codificador.

2. El codificador serie de la reivindicación 1, en el que el medio de almacenamiento comprende también un multiplexor (622) que presenta una pluralidad de entradas de datos, una pluralidad de entradas de selección, y una salida;

el medio de almacenamiento comprende también una pluralidad de biestables de entrada de datos (620) acoplada a las entradas de datos del multiplexador;

el medio de almacenamiento comprende también una pluralidad de biestables de entrada de selección (612, 20 614, 616) acoplada a las entradas de selección del multiplexador; y

el medio de eliminación comprende también un circuito de sincronización (606, 812) acoplado a la salida del multiplexador y que proporciona una salida del codificador serie (642, 810) , en el que el circuito de sincronización comprende una etapa de registro de datos final (632, 634, 636, 638 u 804, 806) , y la etapa de registro de datos final está separada por una sola capa lógica (640, 808) de la salida del codificador serie,

resultando de esta forma una desalineación de salida débil del codificador, en el que la salida del multiplexador (624) está acoplada a una entrada de datos de la etapa de registro de datos final (804, 806) , y en el que el circuito de sincronización sustancialmente elimina cualquier perturbación de baja frecuencia de salida de la salida del multiplexador.

3. Un codificador de acuerdo con la reivindicación 2, en el que el multiplexador presenta ocho salidas de datos y 30 tres salidas de selección.

4. Un codificador de acuerdo con la reivindicación 2, en el que el multiplexador es un multiplexador no de perturbaciones de baja frecuencia.

5. Un codificador de acuerdo con la reivindicación 2, en el que los biestables de entrada de datos y los biestables de entrada de selección son biestables D.

6. Un codificador de acuerdo con la reivindicación 2, en el que las entradas de selección del multiplexador son proporcionadas por un contador de acuerdo con una señal de reloj.

7. Un codificador de acuerdo con la reivindicación 6, en el que el multiplexor emite un bit en cada flanco de la señal de reloj.

8. Un codificador de acuerdo con la reivindicación 2, en el que la etapa de registro de datos final es accionada 40 por reloj.

9. Un codificador de acuerdo con la reivindicación 2, en el que el codificador recibe una entrada de datos paralela y emite en serie la entrada de datos sobre un enlace de comunicación serie.

10. Un codificador de acuerdo con la reivindicación 9, en el que el enlace de comunicación serie es un enlace de Interfaz Digital de Representación Móvil (MDDI) .

11. Un codificador de acuerdo con la reivindicación 2, en el que el circuito de sincronización es implementado utilizando cualquier biestable de flanco doble.

12. El codificador serie (600, 800) de la reivindicación 1, en el que la etapa de registro de accionamiento por reloj emite dos señales, y en el que la salida del codificador serie se determina seleccionando una de las dos señales, de manera que la salida del codificador serie se determina únicamente por las dos señales

procedentes de dicha etapa de registro, determinando con ello una desalineación de salida débil del codificador.

13. El codificador serie de acuerdo con la reivindicación 12, en el que dicho medio de salida serie emite un bit en cada flanco de una señal de reloj, determinado con ello que el codificador serie sea un codificador de doble tasa de transmisión de datos.