Circuito integrado de semiconductor que tiene un consumo de potencia bajo con autorrefresco.

Un circuito de lógica dependiente de modo (400, 402, 404) para su uso en una memoria de acceso aleatorio dinámica,

que comprende:

un primer circuito (402) para producir una primera dirección en un modo de funcionamiento de lectura, de escritura o de refresco automático, estando el primer circuito (402) deshabilitado en un modo de funcionamiento de suspensión;

un segundo circuito (404) lógicamente idéntico al primer circuito para producir una segunda dirección en el modo de funcionamiento de suspensión, consumiendo el segundo circuito menos potencia que el primer circuito; y

un selector (400) para recibir la primera dirección y la segunda dirección, pasando el selector la primera dirección en el modo de funcionamiento de lectura, de escritura o de refresco automático y pasando la segunda dirección en el modo de funcionamiento de suspensión.

Circuito integrado de semiconductor que tiene un consumo de potencia bajo con autorrefresco La presente invención se refiere, en general, a memorias de acceso aleatorio dinámicas (DRAM) . En particular, la presente invención se refiere a circuitos de autorrefresco de DRAM.

Antecedentes de la invención A medida que la tecnología de fabricación de semiconductores de transistores se aproxima al nivel nanométrico, los circuitos y los sistemas resultantes que usan los mismos logran varias ventajas primarias. Una integración más alta empaca, en un área dada de silicio, más características y funciones que la tecnología de fabricación más antigua, dando como resultado unos dispositivos más pequeños y más fácilmente portátiles. Con una integración más alta, puede fabricarse un número mayor de microplacas por oblea de silicio, reduciendo de forma efectiva el coste por microplaca. Los transistores más pequeños conmutan más rápido debido a una tensión umbral reducida, proporcionando una velocidad de funcionamiento superior para los sistemas.

Un ejemplo de un dispositivo semiconductor que se beneficia de los transistores de dimensiones más pequeñas es la memoria de acceso aleatorio dinámica a la que, en lo sucesivo en el presente documento, se hace referencia simplemente con el acrónimo DRAM. Los expertos en la materia entienden que la DRAM se emplea más ampliamente en los sistemas informáticos, debido a su alta densidad y velocidad. A pesar de que existen diferentes tipos de memoria DRAM disponibles para dar cabida a normas específicas, tal como RDRAM, SDRAM, DDR-SDRAM, por ejemplo, su núcleo subyacente es aún DRAM.

La célula de memoria DRAM se basa en el almacenamiento de cargas para diferenciar entre un “1” lógico y un “0” lógico almacenados. Desafortunadamente, esta carga se fugará o se disipará después de un periodo de tiempo relativamente corto, requiriendo por lo tanto un refresco periódico para mantener el nivel lógico almacenado. El refresco de DRAM se conoce bien en la técnica, al igual que los circuitos requeridos para ejecutar las operaciones de refresco. Una descripción simplificada de una operación de refresco se analiza a continuación con referencia al sistema de DRAM de la técnica anterior que se muestra en la figura 1.

La DRAM de la técnica anterior de la figura 1 incluye una agrupación de células de memoria 100, unos circuitos periféricos de paso limitado, unos circuitos de trayectoria de datos, unos circuitos de direccionamiento y unos circuitos de control de refresco. El sistema de DRAM de la figura 1 se ha simplificado, no obstante los expertos en la materia entenderán que los sistemas de DRAM incluirán otros circuitos para habilitar funciones adicionales.

La agrupación de células de memoria 100 incluye unas líneas de palabra y unas líneas de bit acopladas con células de memoria. Los circuitos periféricos de paso limitado incluyen unos descodificadores de filas 102 para excitar las líneas de palabra, y el amplificador de detección y los circuitos de acceso de líneas de bit 104 para transferir datos a y fuera de las células de memoria. Los circuitos de paso limitado presentan un empaque denso para corresponderse con el tamaño de la agrupación de células de memoria 100.

Se observa en los nodos acoplados o conectados entre sí pueden incluir enlaces que pueden o pueden no incluir unos circuitos intermedios.

Los circuitos de direccionamiento pueden incluir un predescodificador de direcciones de fila 106 para generar una dirección de fila predescodificada en respuesta a una dirección de fila R_ADDR[n) , unos descodificadores de direcciones de columna 108 para activar los dispositivos de acceso de líneas de bit en respuesta a una dirección de columna C_ADDR[m], y unas memorias intermedias de direcciones 110 para generar R_ADDR[n] y C_ADDR[m] en respuesta a las direcciones externas A0 a An. Los circuitos de trayectoria de datos incluyen los circuitos de E/S de datos 112 para acoplar los datos entre los amplificadores de detección en el bloque 104 con las memorias intermedias de entrada/salida de datos (que no se muestran) . Se observa que las variables n y m anteriores son iguales a 0 o a valores enteros mayores que 0.

Los circuitos de control de refresco incluyen un controlador de instrucciones 114, un contador de direcciones de fila interno 116 y un circuito de autorrefresco 118. Tales circuitos de control de refresco se conocen bien en la técnica, y el sistema que se muestra en la figura 1 puede incluir unos bloques de circuito adicionales para ejecutar operaciones adicionales. El controlador de instrucciones 114 responde a la señal de reloj CLK y recibe varias señales de nivel de sistema, tal como CKE, WT, RD y REF, que se descodifican para iniciar varias operaciones en el interior del sistema de DRAM a través de la señal COMMAND. Tres operaciones a modo de ejemplo que se usan para ilustrar el funcionamiento del sistema de DRAM incluirán una operación de lectura, una operación de refresco automático y una operación de autorrefresco.

Los expertos en la materia deberían conocer bien una operación de lectura de DRAM. En la figura 1, una operación de lectura se inicia cuando el controlador de instrucciones 114 recibe una combinación predefinida de las señales CKE, WT, RD, REF para señalizar una operación de lectura, y la memoria intermedia de direcciones 110 recibe un conjunto específico de señales de dirección A0 a An. La memoria intermedia de direcciones 110 genera un conjunto de direcciones de fila R_ADDR[n] y un conjunto de direcciones de columna C_ADDR[m]. El predescodificador de direcciones de fila 106 genera unas señales de dirección de fila predescodificada a partir de R_ADDR[n], que se usan a continuación por los descodificadores de filas 102 para excitar por lo menos una línea de palabra en la agrupación de células de memoria 100. La totalidad de las células de memoria conectadas con la línea de palabra excitada acoplarán su carga almacenada con las líneas de bit respectivas. Dicho de otra forma, cada línea de bit en la agrupación de células de memoria 100 portará datos, que se detectan y se bloquean temporalmente posteriormente mediante los amplificadores de detección de líneas de bit correspondientes en el bloque 104. Dependiendo de la configuración, el descodificador de direcciones de columna 108 seleccionará por lo menos un dispositivo de acceso de líneas de bit en el bloque 104 que se corresponde con C_ADDR[m], para acoplar ese amplificador de detección de líneas de bit con el bloque de circuito de E/S de datos 112. La operación de lectura no implica el circuito de control de refresco.

La diferencia principal entre una operación de refresco automático y una de autorrefresco es el momento en el que estas se ejecutan. El refresco automático, también conocido como refresco CAS-antes de-RAS y refresco solo-RAS, se ejecuta durante el funcionamiento normal del sistema de DRAM, mientras que una operación de autorrefresco se ejecuta durante un modo de suspensión del sistema de DRAM. Se conoce bien que se usa un modo de suspensión para apagar unos circuitos seleccionados del sistema de DRAM con el fin de reducir el consumo de potencia, no obstante las células de DRAM en la agrupación de células de memoria 100 han de refrescarse durante el modo de suspensión para conservar los datos almacenados.

Una operación de refresco automático se ejecuta durante el funcionamiento normal del sistema de DRAM cuando una instrucción de refresco se recibe a través de las señales externas recibidas por el controlador de instrucciones 114. El controlador de instrucciones 114 proporciona a continuación una señal de control REFR para incrementar o disminuir el contador de direcciones de fila interno 116, y para habilitar el bloqueo temporal mediante las memorias intermedias de direcciones 110. El contador de direcciones de fila interno 116 proporciona una dirección de refresco REF_ADDR[p] que se bloquea temporalmente mediante las memorias intermedias de direcciones 110. Se observa que la variable p es igual a 0 o un valor entero mayor que 0. Las memorias intermedias de direcciones 110 generan una dirección de fila R_ADDR[n], que se descodifica mediante el predescodificador de direcciones de fila 106 y los descodificadores de filas 102 para excitar por lo menos una línea de palabra. Cada amplificador de detección de líneas de bit restablece a continuación la carga de las células de memoria a las que se ha accedido a través de su funcionamiento de amplificación inherente. Debido a que la operación de refresco automático se ejecuta durante el funcionamiento normal con prioridad sobre otras operaciones, esta se ejecuta con rapidez para permitir que otras operaciones se reanuden.... [Seguir leyendo]

1. Un circuito de lógica dependiente de modo (400, 402, 404) para su uso en una memoria de acceso aleatorio dinámica, que comprende:

un primer circuito (402) para producir una primera dirección en un modo de funcionamiento de lectura, de escritura o de refresco automático, estando el primer circuito (402) deshabilitado en un modo de funcionamiento de suspensión;

un segundo circuito (404) lógicamente idéntico al primer circuito para producir una segunda dirección en el modo de funcionamiento de suspensión, consumiendo el segundo circuito menos potencia que el primer circuito; y

un selector (400) para recibir la primera dirección y la segunda dirección, pasando el selector la primera dirección en el modo de funcionamiento de lectura, de escritura o de refresco automático y pasando la segunda dirección en el modo de funcionamiento de suspensión.

2. El circuito de lógica dependiente de modo según la reivindicación 1, en el que el segundo circuito (404) incluye unos transistores que tienen una tensión umbral más alta que la de los transistores del primer circuito.

3. El circuito de lógica dependiente de modo según la reivindicación 1, en el que el primer circuito (402) incluye un circuito de conmutación de potencia (512, 514) para desconectar de forma selectiva los transistores del primer circuito con respecto a VDD o a VSS en el modo de funcionamiento de suspensión.

4. El circuito de lógica dependiente de modo según la reivindicación 3, en el que el segundo circuito (404) incluye otro circuito de conmutación de potencia (408) para desconectar de forma selectiva los transistores del segundo circuito con respecto a VDD y VSS en un modo de apagado profundo.

5. El circuito de lógica dependiente de modo según la reivindicación 1, que además incluye por lo menos dos primeras líneas de señal para proporcionar la primera señal de entrada, y por lo menos dos segundas líneas de señal para proporcionar la segunda señal de entrada, estando las primeras y las segundas líneas de señal intercaladas una con otra.

6. El circuito de lógica dependiente de modo según la reivindicación 5, que además incluye un primer circuito de excitación acoplado con las por lo menos dos primeras líneas de señal, y un segundo circuito de excitación acoplado con las por lo menos dos segundas líneas de señal, excitando el segundo circuito de excitación las por lo menos dos segundas líneas de señal hasta una de VDD y de VSS en el modo de funcionamiento de lectura, de escritura o de refresco automático.

7. El circuito de lógica dependiente de modo según la reivindicación 1,

en el que el primer circuito comprende un circuito predescodificador (402) para proporcionar la primera dirección, siendo la primera dirección una dirección lógica predescodificada, en respuesta a una dirección de fila lógica en el modo de funcionamiento de lectura, de escritura o de refresco automático en el que el segundo circuito comprende un circuito predescodificador de baja potencia (404) para proporcionar la segunda dirección, siendo la segunda dirección la dirección lógica predescodificada, en respuesta a la dirección de fila lógica en el modo de funcionamiento de suspensión, consumiendo el predescodificador de baja potencia menos potencia que el predescodificador; y

que comprende además un descodificador de filas (452) para recibir la dirección lógica predescodificada y para excitar por lo menos una línea de palabra que se corresponde con la dirección lógica predescodificada.

8. El circuito de lógica dependiente de modo según la reivindicación 7, que además incluye un circuito de conmutación de potencia para desacoplar de forma selectiva el circuito predescodificador con respecto a VDD o a VSS en el modo de funcionamiento de suspensión.

9. El circuito de lógica dependiente de modo según la reivindicación 7, en el que el selector comprende un circuito multiplexor (400) para pasar la dirección lógica predescodificada desde el circuito predescodificador (402) en el modo de funcionamiento de lectura, de escritura o de refresco automático y para pasar la dirección lógica predescodificada desde el circuito predescodificador de baja potencia (404) en la operación de autorrefresco.

10. El circuito de lógica dependiente de modo según la reivindicación 7, que además incluye

un primer bus de direcciones para proporcionar una primera dirección de fila al circuito predescodificador; y un segundo bus de direcciones para proporcionar una segunda dirección de fila al circuito predescodificador de baja potencia.

11. El circuito de lógica dependiente de modo según la reivindicación 10, que además incluye una memoria intermedia de direcciones de alta velocidad (600) para excitar el primer bus de direcciones en el modo 5 de funcionamiento de lectura, de escritura o de refresco automático; y

una memoria intermedia de direcciones de baja potencia (602) para excitar el segundo bus de direcciones en la operación de autorrefresco, excitando la memoria intermedia de direcciones de baja potencia el segundo bus de direcciones hasta una de VDD y de VSS en el modo de funcionamiento de lectura, de escritura o de refresco automático, y las líneas de señal del primer bus de direcciones y el segundo bus de direcciones están intercaladas.

12. Un método para accionar una memoria de acceso aleatorio dinámica (DRAM) en una operación de autorrefresco, comprendiendo el método:

a) deshabilitar un circuito precodificador de alta velocidad accionable en un modo de funcionamiento de lectura, de escritura o de refresco automático;

b) habilitar un circuito predescodificador de baja potencia en un modo de suspensión, siendo el circuito 15 predescodificador de baja potencia lógicamente idéntico al circuito precodificador de alta velocidad, y consumiendo menos potencia que el precodificador de alta velocidad, y

c) proporcionar una dirección de refresco para el circuito predescodificador de baja potencia.

13. El método según la reivindicación 12, que además incluye la etapa de desacoplar el circuito precodificador de alta velocidad con respecto a VDD o a VSS.

14. El método según la reivindicación 12, que además incluye proporcionar de forma selectiva una dirección de fila predescodificada desde el circuito predescodificador de baja potencia.

15. El método según la reivindicación 12, en el que la etapa de proporcionar la dirección de refresco incluye habilitar una memoria intermedia de direcciones de baja potencia para bloquear temporalmente la dirección de refresco proporcionada por un contador de direcciones de fila, y 25 deshabilitar una memoria intermedia de direcciones de alta velocidad.