SISTEMA Y PROCEDIMIENTO PARA REDUCIR EL CONSUMO DE POTENCIA DE RAM DINÁMICA A TRAVÉS DE LA UTILIZACIÓN DE INDICADORES DE DATOS VÁLIDOS.

Sistema y procedimiento para reducir el consumo de potencia de ram dinámica a través de la utilización de indicadores de datos válidos. CAMPO DE LA INVENCIÓN La presente invención se refiere en general al campo de la memoria y en particular a un sistema y a un procedimiento para reducir el consumo de potencia de RAM dinámica. ANTECEDENTES La memoria dinámica de acceso aleatorio de estado sólido (DRAM) es una solución de memoria de gran capacidad rentable para muchos sistemas informáticos modernos, que incluyen los dispositivos electrónicos portátiles. La DRAM, que incluye la DRAM síncrona (SDRAM), ofrece una alta densidad de bits y un costo relativamente bajo por bit en comparación con las estructuras de memoria en chip, más rápidas, como los registros, la RAM estática (SRAM), y similares, y considerablemente mayores velocidades de acceso que los dispositivo de almacenamiento de gran capacidad electro-, magneto-, u óptico-mecánicas, como los discos duros, los CD-ROMs, etc. La Figura 1 ilustra una vista lógica de una matriz DRAM de 512 Mbits representativa 100. La matriz 100 se organiza como una pluralidad de bancos direccionables por separado 102, 104, 106, 108. Cada banco se divide en un gran número, p. ej., 4096, de filas 110. Cada fila 110 se divide en una pluralidad de columnas (p. ej., 512 columnas), y cada columna incluye una serie de bits de datos, organizados por lo general como bytes (p. ej., 8 bytes). En la técnica se conocen varios esquemas de direccionamiento de datos. Por ejemplo, en el direccionamiento de Banco, Fila, Columna (BRC), una dirección de memoria puede interpretarse como 31-26 25-24 23-12 11-3 2-0 Selección de chip Selección de banco Selección de fila Selección de columna Selección de byte En un esquema de direccionamiento alternativo como el direccionamiento de Fila, Banco, Columna (RBC), la dirección de memoria puede interpretarse como 31-26 25-14 13-12 11-3 2-0 Selección de chip Selección de fila Selección de banco Selección de columna Selección de byte Las matrices de memoria DRAM son volátiles; los datos almacenados en una matriz DRAM deben refrescarse periódicamente para mantener su integridad. Durante una operación de refresco de memoria DRAM, se lee simultáneamente un gran número de ubicaciones de almacenamiento de datos fuera de la matriz 100 y se recarga. Convencionalmente, las matrices DRAM se refrescan fila por fila. Es decir, se selecciona una fila - o, en algunas aplicaciones, la misma fila simultáneamente en cada banco - y todos los datos dentro de la fila se refrescan en una sola operación. Tal como se utiliza en este documento, la expresión "unidad de memoria refrescable de manera independiente", o IRMU, se refiere a la cantidad de datos que se refresca en una sola operación de refresco. La IRMU para una matriz DRAM es por lo general una fila. Las operaciones de refresco dirigidas a una IRMU se intercalan convencionalmente con accesos a memoria, y se temporizan de manera que toda la matriz DRAM se refresque antes de que se pierdan los datos debido al descenso de la carga. Tradicionalmente, las direcciones de refresco - es decir, las direcciones de cada unidad de memoria refrescable de manera independiente - son suministradas por un controlador de memoria, como un procesador, que especifica una operación de refresco a través de una combinación única de señales de control. Los componentes SDRAM del módem pueden incluir dos modos de refresco adicionales: el auto-refresco y el refresco automático. En ambos modos, el componente SDRAM incluye un contador de direcciones de refresco interno. El auto-refresco se utiliza en muchos sistemas, como dispositivos electrónicos alimentados por baterías, que emplean un modo "de reposo" para ahorrar energía. En el modo de auto-refresco, el componente SDRAM no es accesible para almacenar o recuperar datos, sin embargo, la SDRAM lleva a cabo operaciones de refresco internamente para asegurar la integridad de los datos almacenados. En el modo de refresco automático, el controlador de memoria especifica una operación de refresco, pero no proporciona una dirección de refresco. Por el contrario, el componente SDRAM incrementa un contador de direcciones de refresco interno, lo que proporciona direcciones de unidades de memoria refrescable de manera independiente sucesivas (p. ej., fila). Cada operación de refresco consume energía a medida que los datos se leen desde la matriz DRAM y se recargan. Sin embargo, especialmente después del encendido o de un reseteo del sistema, la mayoría de las ubicaciones de almacenamiento de memoria en la matriz DRAM no contienen datos válidos. 2   El documento US 2003/0023825 A1 que se considera como la técnica anterior más cercana se refiere a un sistema de memoria que incluye unos dispositivos de memoria física o categorías de dispositivos de memoria que pueden ponerse en modo de ahorro de energía. Un controlador de memoria mapea el espacio de direcciones lógicas a la memoria física de manera que se reduzca el número de dispositivos de memoria utilizados. En otra forma de realización, una así denominada lista de páginas libres que indica en la actualidad la memoria física no asignada es utilizada por un controlador de memoria, en el que esta lista se ordene periódicamente de manera que la memoria se asigne desde los dispositivos de memoria que tienen el mayor uso. La lista de páginas libres es modificada por el sistema operativo. Es el objeto de la presente invención, proporcionar un sistema de memoria mejorado y menos complejo que permita la reducción de energía. La invención proporciona un procedimiento de refresco de la memoria dinámica según la reivindicación 1, un componente DRAM según la reivindicación 16 y un medio legible por ordenador según la reivindicación 23. RESUMEN Según una o más formas de realización descritas y reivindicadas en este documento, se mantiene un indicador que indica si un segmento de memoria refrescable contiene datos válidos o no. Cuando una operación de refresco se dirige a la memoria asociada, la operación de refresco se suprime si la memoria no contiene datos válidos. Pueden llevarse a cabo importantes ahorros de energía suprimiendo operaciones de refresco dirigidas a datos no válidos. Una forma de realización se refiere a un procedimiento de refresco de la memoria dinámica. Un indicador se asocia con cada unidad de memoria refrescable de manera independiente. Tras escribir los datos en una unidad de memoria refrescable de manera independiente, el indicador asociado se pone para reflejar datos válidos. Sólo se refrescan las unidades de memoria refrescable de manera independiente cuyo indicador asociado refleje datos válidos almacenados en las mismas. Una forma de realización se refiere a un componente DRAM. El componente DRAM incluye una matriz DRAM que opera para almacenar datos y es organizada como una pluralidad de unidades de memoria refrescable de manera independiente. El componente DRAM también incluye una pluralidad de indicadores, cada uno asociado a una unidad de memoria refrescable de manera independiente y que indica si hay datos válidos almacenados en la unidad de memoria refrescable de manera independiente. El componente DRAM incluye adicionalmente un controlador que recibe señales de control y que opera para inspeccionar los indicadores y para refrescar sólo las unidades de memoria refrescable de manera independiente que almacenan datos válidos. BREVE DESCRIPCIÓN DE LOS DIBUJOS La Figura 1 es un diagrama de bloques funcional de la organización de los datos en una matriz DRAM. La Figura 2 es un diagrama de bloques funcional de la organización de los datos en una matriz DRAM, con un bit o indicador válido asociado con cada unidad de memoria refrescable de manera independiente. La Figura 3 es un diagrama de bloques funcional de un componente SDRAM. La Figura 4 es un diagrama de bloques funcional de un sistema informático con un solo procesador. La Figura 5 es un diagrama de bloques funcional de un sistema informático con múltiples procesadores. La Figura 6 es un diagrama de flujo de un procedimiento de refresco de una matriz DRAM. DESCRIPCIÓN DETALLADA La Figura 2 representa una vista lógica de una organización de matriz DRAM 200 según una forma de realización. La matriz 200 se organiza lógicamente como cuatro bancos 202, 204, 206, 208, comprendiendo cada banco 4.096 filas. Una fila representativa se representa como 210. En esta forma de realización, una fila 210 es la unidad de memoria refrescable de manera independiente más pequeña. Asociado con la fila 210 en la matriz 200 existe un indicador 211 que refleja si la fila 210 contiene o no datos válidos. En la forma de realización representada, cada indicador 211 comprende un solo bit, también denominado en este documento bit válido, asociado con cada fila. La Figura 2 representa conjuntos de bits indicadores... [Seguir leyendo]

1. Un procedimiento de refresco de una matriz DRAM organizada como una pluralidad de unidades de memoria refrescables de manera independiente, que comprende: a. asociar un indicador (211, 410a-410j, 514a-514j) con cada unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) en el que cada unidad de memoria refrescable de manera independiente es una fila (210), b. establecer el indicador asociado (211, 410a-410j, 514a-514j) para reflejar los datos válidos tras la escritura de datos en una de dichas unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j); c. reducir una frecuencia de refresco de manera proporcional a un número distinto de cero de ciclos de refresco suprimidos, en el que un ciclo de refresco se suprime si el indicador asociado (211, 410a-410j, 514a-514j) refleja datos no válidos, con el fin de aumentar el retardo entre las operaciones de refresco de manera que sólo las unidades de memoria refrescables de manera independiente que contienen datos válidos puedan ser refrescadas con un período de refresco máximo, y d. refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 524a-514j) refleje datos válidos almacenados en las mismas dentro del período de refresco máximo. 2. El procedimiento de la reivindicación 1 en el que la unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) comprende una fila (210) a través de dos o más bancos de memorias (202, 204, 206, 208). 3. El procedimiento de la reivindicación 1 en el que el indicador (211, 410a-410j, 514a-514j) es un bit válido. 4. El procedimiento de la reivindicación 3 en el que el bit válido se almacena en una matriz DRAM (100, 200). 5. El procedimiento de la reivindicación 3 en el que el bit válido se almacena en una memoria estática. 6. El procedimiento de la reivindicación 3 en el que el bit válido se almacena en un registro. 7. El procedimiento de la reivindicación 1 en el que el establecimiento del indicador asociado (211, 410a-410j, 514a-514j) para reflejar los datos válidos comprende establecer el indicador (211, 410a-410j, 514a-514j) al recibir una orden desde un controlador de memoria (404). 8. El procedimiento de la reivindicación 1 en el que los indicadores establecidos (211, 410a-410j, 514a-514j) para reflejar los datos válidos se borran tras un reseteo. 9. El procedimiento de la reivindicación 1 en el que los indicadores (211, 410a-410j, 514a-514j) establecidos para reflejar los datos válidos se borran al recibir una orden desde un controlador de memoria (404). 10. El procedimiento de la reivindicación 1 en el que refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas comprende auto-refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas. 11. El procedimiento de la reivindicación 1 en el que refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas comprende refrescar automáticamente sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas. 12. El procedimiento de la reivindicación 1 en el que refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas comprende refrescar sucesivamente unidades de memoria refrescables de manera independiente no contiguas (408a-408j, 512a-512j). 13. El procedimiento de la reivindicación 1 en el que refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas comprende: recibir una orden de refresco; inspeccionar el indicador (211, 410a-410j, 514a-514j) asociado con la dirección de refresco actual, y si el indicador (211, 410a-410j, 514a-514j) refleja datos válidos, refrescar la unidad de memoria refrescable de manera independiente direccionada (408a-408j, 512a-512j). 7   14. El procedimiento de la reivindicación 12 que comprende adicionalmente, si el indicador (211, 410a-410j, 514a-514j) refleja datos válidos, incrementar la dirección de refresco a la siguiente unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) que tenga un indicador (211, 410a-410j, 514a-514j) que refleje datos válidos. 15. Un componente DRAM (300, 406, 510) que comprende una matriz DRAM (100, 200) que opera para almacenar datos, en el que la matriz DRAM (100, 200) se organiza como una pluralidad de unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j), comprendiendo adicionalmente el componente DRAM: a', una pluralidad de indicadores (211, 410a-410j, 514a-514j), cada uno asociado con una unidad de memoria refrescable de manera independiente (408a-408j, 512a-512), en el que cada unidad de memoria refrescable de manera independiente es una fila (210) para indicar si los datos válidos se almacenan en la unidad de memoria refrescable de manera independiente (408a-408i, 512a-512j), b'. cada indicador asociado opera para ser establecido tras la escritura de los datos en la unidad de memoria refrescable de manera independiente, para reflejar los datos válidos almacenados en la misma, y 'c. un controlador que opera para reducir una frecuencia de refresco de manera proporcional a un número distinto de cero de ciclos de refresco suprimidos, en el que un ciclo de refresco se suprime si el indicador asociado refleja datos no válidos, con el fin de aumentar el retardo entre las operaciones de refresco de manera que sólo las unidades de memoria refrescables de manera independiente que contienen datos válidos puedan ser refrescadas con un período de refresco máximo; d'. en el que el controlador opera además para inspeccionar los indicadores y para refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado refleja datos válidos almacenados en las mismas dentro del período de refresco máximo. 16. El componente DRAM (300, 406, 510) de la reivindicación 15 que comprende adicionalmente un contador de refresco que opera para generar las direcciones de las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) en la matriz DRAM (100, 200). 17. El componente DRAM (300, 406, 510) de la reivindicación 15 que comprende adicionalmente un circuito que opera para establecer un indicador (211, 410a-410j, 514a-514j) cuando los datos se escriben en la unidad de memoria refrescable de manera independiente asociada (408a-408j, 512a-512j). 18. El componente DRAM (300, 406, 510) de la reivindicación 15 en el que los indicadores (211, 410a-410j, 514a-514j) se borran durante la inicialización. 19. El componente DRAM (300, 406, 510) de la reivindicación 15 en el que el controlador opera además para establecer o borrar los indicadores (211, 410a-410j, 514a-514j) en respuesta a unas señales de control. 20. El componente DRAM (300, 406, 510) de la reivindicación 15 en el que los indicadores (211, 410a-410j, 514a-514j) se almacenan en una o más unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j). 21. El componente DRAM (300, 406, 510) de la reivindicación 15 en el que los indicadores (211, 410a-410j, 514a-514j) se almacenan en una memoria distinta de la matriz DRAM (100, 200). 22. Un medio legible por ordenador que incluye por lo menos un programa informático de gestión de memoria que opera para llevar a cabo las etapas de un procedimiento según cualquiera de las reivindicaciones 1 a 14. 23. El medio legible por ordenador de la reivindicación 22 en el que el programa informático de gestión de memoria opera además para llevar a cabo las etapas de: recibir una solicitud de la tarea de software para liberar memoria anteriormente asignada a la tarea, liberar memoria anteriormente asignada a la tarea, y si toda la memoria en una unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) ha sido liberada, borrar el indicador asociado (211, 410a-410j, 514a-514j) para dirigir el dispositivo de memoria para que suprima las operaciones de refresco dirigidas a esa unidad de memoria refrescable de manera independiente (408a- 408j, 512a-512j). 24. El medio legible por ordenador de la reivindicación 22 en el que el programa informático de gestión de memoria asigna memoria a una pluralidad de tareas de software que se ejecutan en un solo procesador. 25. El medio legible por ordenador de la reivindicación 22 en el que el programa informático de gestión de memoria asigna memoria a dos o más tareas de software, ejecutándose cada una en un procesador diferente. 8   26. El medio legible por ordenador de la reivindicación 22 en el que el programa informático de gestión de memoria establece un indicador (211, 410a-410j, 514a-514j) de unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) tras escribir inicialmente datos en la unidad de memoria refrescable de manera independiente asociada (408a-408j, 512a-512j). 9     11   12   13   14