Circuito integrado para la lectura digital de sensores de imagen de alta velocidad.

La presente invención se refiere a circuitos integrados de lectura (Read-Out Integrated Circuit, ROIC) de matrices de sensores de imagen. Introduce una nueva topología de modulador de pulsos como parte del conversor analógico-digital para píxeles activos digitales que atenúa las pérdidas de señal debidas a los tiempos de inicialización del integrador analógico. También implementa la función de cancelación de ruido de baja frecuencia del integrador analógico mediante doble muestreo correlado. Frente a la tecnología actual, la invención presenta la ventaja de aumentar la velocidad de captura de la imagen o alternativamente disminuir el consumo de potencia en los píxeles activos sin pérdida de resolución

Circuito integrado para la lectura digital de sensores de imagen de alta velocidad.

Sector de la técnica

La presente invención se refiere a los sectores de las tecnologías de la información y de las comunicaciones, y describe un dispositivo microelectrónico específico para la captura digital de imágenes estáticas o dinámicas. Dichas imágenes se descomponen en píxeles, cuyo valor individual se obtiene de la lectura de un sensor óptico monolítico o híbrido. La agrupación en matriz de estos sensores constituye el plano focal de la imagen a capturar. Teniendo en cuenta el estado de la técnica actual, la presente invención presenta la ventaja de permitir mantener la resolución frente a una mayor velocidad de captura de la imagen o alternativamente disminuir el consumo de potencia en los píxeles activos.

Estado de la técnica actual

El mercado de los semiconductores experimenta actualmente una creciente demanda de dispositivos portátiles capaces de capturar imágenes a muy alta velocidad, para aplicaciones tales como navegación nocturna en automoción, diagnóstico médico o equipamiento estratégico. En general, estos dispositivos de imagen se basan en matrices de plano focal (Focal Plane Array, FPA) formadas por píxeles activos sensores (Active Pixel Sensor, APS), cada uno conteniendo tanto el elemento sensor óptico como su circuito individual de pre-procesado.

Las técnicas de diseño modernas para celdas APS incluyen parcialmente [US5461425, 1995-10-24, Standford University (US); US6707410, 2004-03-16, Micron Technology Inc. (US); US7023369, 2006-04-04, University of Rochester (US)] o completamente [US6741198, 2004-03-25, R3 Logic Inc (US)] el conversor analógico-digital (Analog-to-Digital Converter, ADC) dentro del propio APS, dando lugar a pixeles activos digitales (Digital Pixel Sensor, DPS). Dadas las restricciones de espacio físico dentro del pixel activo, las arquitecturas ADC más adoptadas en la actualidad para celdas DPS son de tipo predictivo, frente a las alternativas directas (p.e. paralela) y algorítmicas (p.e. aproximaciones sucesivas), ya que permiten simplificar las partes analógicas del ADC. En ese sentido, la cadena de procesado completa o parcialmente incluida dentro de cada DPS se muestra en la Figura 1. Su principio básico de funcionamiento es el siguiente: el sensor óptico (1) genera una corriente I_sens (2) proporcional a la potencia de la iluminación incidente (3) y a su función de respuesta; el nivel de corriente (2) se convierte a lectura digital de salida b_out (4) discreta, en amplitud y tiempo, mediante el bloque ADC predictivo (5). Dicho ADC (5) se compone de dos etapas en cascada: un modulador PDM, Pulse Density Modulation, (6) y un filtro digital (11). La primera etapa (6) se encarga de discretizar la amplitud a l bit en forma de tren de pulsos V_pdm (7); las partes principales de este modulador (6) son un bloque de ganancia de baja frecuencia (8), un cuantificador (9) y un conversor digital-analógico (Digital-to-Analog Converter, DAC) (10) que suministra la realimentación necesaria para la predicción. La potencia del error de cuantificación resultante de dicha modulación se concentra principalmente en las componentes de alta frecuencia de V_pdm (7), por lo que se aplica a continuación un filtrado digital paso bajo en la segunda etapa (11), que además completa la discretización en tiempo. Como resultado se obtiene la palabra digital de salida b_out (4).

Con el fin de reducir el consumo de potencia por pixel, el modulador (6) suele implementarse mediante técnicas de diseño asíncronas, ya sean de tipo "tiempo a primer suceso" (time to first spike) [US5565915, 1996-10-15, Matsushita Electric Industrial Co; US6271785, 2001-09-07, Texas Instruments Inc; US6377303, 2002-04-23, Intel Corp; US6525304, 2003-02-25, Foveon Inc; US6559788, 2003-05-06; US6969879, 2005-11-29, STMicroelectronics Ltd; US7071982, 2006-07-04, Texas Instruments Inc; US7164114, 2007-01-16, Via Technologies Inc], o de tipo "conteo de sucesos" (spike counting) [US7095439, 2006-09-22, Motorola Inc]. La ventaja de la segunda estrategia es la baja actividad de conmutación digital durante la conversión analógica-digital, con la consiguiente reducción del ruido electrónico.

En el caso de celdas DPS de alta velocidad de adquisición, la topología de circuitos comúnmente empleada para moduladores PDM (6) de conteo de sucesos y también para el filtrado digital (11) se muestran en la Figura 2. Con el fin de minimizar el tamaño de la celda DPS, el modulador PDM compacto de conteo de sucesos (200) se reduce a: un integrador implementado mediante un amplificador de transimpedancia capacitivo (Capacitive Translmpedance Amplifier, CTIA) (201) con capacidad de integración C_int (202), que hace las funciones de bloque de ganancia de baja frecuencia (8) y polariza el sensor óptico (1) a una referencia V_ref (203); un comparador (204), que hace las funciones de cuantificador (9) respecto a un umbral V_th (205); y una realimentación del tren de pulsos V_pdm (7) hacia la inicialización (206) del CTIA (201), que hace las funciones de DAC (10). Aparte de esta inicialización en cada pulso de V_pdm (7), el CTIA (201) también se inicializa previamente a la fase de conversión analógica-digital mediante la señal V_init (207) y por el mismo mecanismo (206). El uso del CTIA (201) está especialmente indicado para celdas DPS de alta velocidad que requieran valores bajos de C_int (202), dado que permite compensar valores elevados de capacidad parásita de entrada C_par (208), ya sea debida al propio sensor óptico (1), al CTIA (201), o a la interconexión monolítica o híbrida entre ambos. Opcionalmente, el modulador PDM (200) también puede incorporar una segunda capacidad C_cds (209) controlada por la misma señal V_pdm (7) a través de la [lave (210), y destinada a cancelar por CDS (Correlated Double Sampling) el ruido de baja frecuencia del CTIA (201) en la señal integrada V_int (211). Respecto al filtrado digital (11), su realización se reduce a un filtro paso-bajo de primer orden implementado mediante un contador digital (212), que hace las funciones de integrador, y una entrada de inicialización (213) controlada por V_init (207), que implementa las pérdidas en dicho integrador.

El principio de funcionamiento del ADC predicitvo (5) basado en el modulador PDM (200) y el contador digital (212) se ilustra en la Figura 3, teniendo en cuenta que las llaves de la Figura 2 realizan la operación indicada en cada caso para niveles lógicos altos de sus señales de control. Una vez iniciada la fase de conversión analógica-digital (300) mediante V_init (207), la evolución de la señal integrada V_int (211) describe una rampa (302), positiva o negativa según el signo de I_sens (2), hasta el disparo del comparador (204) a una distancia V_th (205), positiva o negativa según el signo de I_sens (2), respecto al nivel de reposo V_ref (203). Como consecuencia del mencionado disparo, se produce un pulso (303) en la señal V_pdm (7) que causa la inicialización del CTIA (201) y la vuelta de la señal integrada V_int (211) al nivel de reposo V_ref (203) para empezar de nuevo el ciclo. En condiciones ideales (301), la duración de dicho pulso (303) es despreciable comparada con su periodicidad T_pdmideal (304), y en consecuencia la frecuencia de la señal V_pdm (7) es 1/T_pdmideal=I_sens/C_intV_th. Teniendo en cuenta que el contador (212) integra el número de pulsos en V_pdm (7) dentro de la ventana de adquisición T_frame (305), la lectura digital de salida b_out (4) en condiciones ideales (301) es proporcional a la corriente I_sens (2) del sensor óptico (1) a medir según b_out=T_frame/T_pdmideal=I_sens(T_frame/C_intV_th).

En la práctica (306), las limitaciones de potencia en los distintos bloques del modulador PDM (200) provocan una duración T_res (307), no nula, de los pulsos (308) en V_pdm (7). Teniendo en cuenta que el CTIA (201) no puede integrar la corriente del sensor I_sens (2) en la capacidad C_int (202) durante el tiempo T_res (307), la evolución real (305) de la señal integrada V_int (211) presenta una periodicidad T_pdmreal (309) superior a la ideal T_pdmideal (304), causando una...

1. Circuito integrado para la lectura digital de sensores de imagen de alta velocidad caracterizado porque comprende (véase la Figura 5):

2. Circuito integrado para la lectura digital de sensores de imagen de alta velocidad, según la reivindicación 1 y caracterizado por comprender (véase la Figura 5):

3. Circuito integrado para la lectura digital de sensores de imagen de alta velocidad, según las reivindicaciones 1 y 2, caracterizado por comprender (véase la Figura 5):

4. Circuito integrado para la lectura digital de sensores de imagen de alta velocidad, según las reivindicaciones 1, 2 y 3, caracterizado por comprender (véase la Figura 5):

5. Circuito integrado según la reivindicación 1, caracterizado (véase la Figura 6) por inicializar la capacidad de integración C_int (502) del integrador CTIA (501) en cada pulso de salida del modulador PDM (500) mediante la apertura de la llave (506) y el cierre de la llave (507), inyectando a través de C_reset/cds (503) el nivel de carga necesario para provocar el retorno de la señal V_int (505) a su valor de reposo V_ref (203), sin interrumpir la integración de la corriente I_sens (2) del sensor óptico (1) en la capacidad de integración C_int (502) en ningún momento durante toda la ventana de conversión T_frame (305).

6. Circuito integrado según la reivindicación 1, caracterizado (véase la Figura 5) por emplear la misma capacidad C_reset/cds (503) que en la reivindicación 2 para atenuar por CDS el efecto del ruido de baja frecuencia del CTIA (501) mediante su pre-compensación en C_int (502) en cada generación de pulsos de salida del modulador PDM (500).