Procedimiento y aparato para compresión de etiquetas de memoria caché.
(12/02/2020) Una memoria caché, que comprende:
una estructura de compresión de etiquetas que almacena una pluralidad de entradas de compresión de etiquetas , en la que al menos una de la pluralidad de entradas de compresión de etiquetas contiene un conjunto único de bits de orden superior compartidos por al menos dos etiquetas de memoria y se identifica mediante un valor de índice respectivo; y
una matriz de etiquetas que almacena una pluralidad de entradas de matriz de etiquetas, en la que cada una de la pluralidad de entradas de matriz de etiquetas contiene un conjunto respectivo de bits de orden inferior de uno de las etiquetas de memoria y un valor de índice , en la que el valor de índice de cada entrada de matriz de etiquetas corresponde…
Múltiples conjuntos de campos de atributos dentro de una única entrada de tabla de páginas.
(25/09/2019) Un procedimiento que comprende:
traducir , por una primera unidad de procesamiento , una dirección de memoria virtual a una dirección de memoria física usando una tabla de páginas común almacenada en una memoria , en el que la primera unidad de procesamiento comprende un unidad central de procesamiento (CPU);
acceder , por la primera unidad de procesamiento, a un fragmento de memoria (334A-N) identificado por la dirección de memoria física;
traducir , por una segunda unidad de procesamiento , la dirección de memoria virtual a la dirección de memoria física usando la tabla de páginas común almacenada en la memoria, en el que la segunda unidad de procesamiento comprende una unidad de procesamiento de gráficos (GPU);
acceder , por la segunda unidad de procesamiento, al…
Circuito de depuración de comparación de modo operativo de un conjunto de instrucciones de procesador.
Sección de la CIP Física
(25/05/2016). Solicitante/s: QUALCOMM INCORPORATED. Clasificación: G06F11/36.
Un procedimiento para la depuración de código de software que comprende una pluralidad de instrucciones en un procesador que tiene al menos dos modos operativos de conjuntos de instrucciones diferentes,
caracterizado por que comprende:
recibir un modo operativo de conjunto de instrucciones objetivo antes de ejecutar cualquier instrucción de código; ejecutar instrucciones de código y, para cada instrucción ejecutada, comparar el modo operativo del conjunto de instrucciones del procesador actual con el modo operativo del conjunto de instrucciones objetivo; y
desencadenar una alerta si el modo operativo del conjunto de instrucciones del procesador actual coincide con el modo operativo del conjunto de instrucciones objetivo.
PDF original: ES-2588185_T3.pdf
Conjuntos de tablas de páginas de múltiples núcleos de campos de atributos.
(16/03/2016) Un procedimiento de acceso a memoria, que comprende:
leer , con una primera unidad de procesamiento, una dirección física a partir de una primera entrada de tabla de páginas de una primera tabla de páginas;
determinar , con la primera unidad de procesamiento, primeros datos de atributos de página a partir de la primera entrada de tabla de páginas, donde los primeros datos de atributos de página definen uno o más atributos de accesibilidad de la página física de memoria para la primera unidad de procesamiento;
leer , con una segunda unidad de procesamiento, la dirección física a partir de la primera entrada de tabla de páginas de…
USO DEL SISTEMA DE RENOMBRADO DE REGISTROS PARA EL ENVÍO DE LOS RESULTADOS INTERMEDIOS ENTRE INSTRUCCIONES CONSTITUTIVAS DE UNA INSTRUCCIÓN EXPANDIDA.
(21/02/2011) Un procedimiento de ejecución de una instrucción expandida, que comprende: la conversión de la instrucción expandida en dos o más instrucciones constituyentes ejecutables por separado; la asignación de un número de registro físico desde un almacén a una primera instrucción constituyente que genera un resultado intermedio, en la que la asignación comprende además la creación de una entrada en una tabla de renombrado de instrucciones constituyentes que mapea un identificador de la primera instrucción constituyente al número de registro físico; y la asociación del número de registro físico asignado con una segunda instrucción constituyente que recibe el resultado intermedio, en el que la asociación comprende además la realización de una búsqueda en la tabla…
GESTION EFICIENTE DE LA JERARQUIA DE MEMORIAS.
(30/09/2010) Un procedimiento para hallar una instrucción en una memoria caché de datos que es distinta a una memoria caché de instrucciones, comprendiendo el procedimiento:
determinar que un intento de extracción de la instrucción falló en la memoria caché de instrucciones, en una dirección de extracción de instrucción; caracterizado por:
determinar que un atributo de comprobación de memoria caché de datos ha sido fijado en un estado activo en una entrada de una tabla de páginas asociada a la dirección de extracción de la instrucción;
seleccionar la dirección de extracción de la instrucción como una dirección de extracción de datos en respuesta a la determinación de que falló un…
PROCEDIMIENTO Y APARATO DE AHORRO DE ENERGIA PARA INSTRUCCIONES DE LONGITUD VARIABLE.
(30/06/2010) Un aparato para ahorrar energía en un entorno de procesador que soporta instrucciones de longitud variable, comprendiendo el aparato:
un predecodificador para decodificar parcialmente instrucciones de una primera longitud y una segunda longitud, siendo la segunda longitud mayor que la primera longitud, y generar bits de predecodificación para instrucciones tanto de la primera longitud como de la segunda longitud;
un indicador de estado de modo de operación de procesador, indicando el indicador de estado de modo de operación de procesador que el procesador está operando en un modo que restringe las instrucciones a instrucciones de la segunda longitud;
una caché de instrucciones que tiene una pluralidad de líneas de caché, almacenando una línea de caché…