(02/10/2019) Un método para transmitir datos en un sistema de acceso inalámbrico, el método que comprende: obtener (S601) un número C de bloques de código en base a un tamaño B de una secuencia de bits de entrada, y una diferencia entre un tamaño máximo Z de los bloques de código y un tamaño L de comprobaciones de redundancia cíclica, CRC; obtener un tamaño B' de una secuencia de bits de entrada modificada usando el número C, el tamaño B y el tamaño L; obtener (S602) dos tamaños de los bloques de código a partir de valores predeterminados, en base al tamaño B' y al número C; segmentar (S620) la secuencia de bits de entrada en segundas secuencias en base al número C y los dos tamaños de los bloques de código; generar cada una de las CRC usando cada una de las segundas secuencias, en donde el tamaño de cada…

(28/08/2019) Un dispositivo de almacenamiento de semiconductor no volátil , que comprende: una matriz de memoria ; una pluralidad de circuitos de retención de datos (120-0∼ 120-7), en el que en los circuitos de retención de datos (120-0∼ 120-7), cada uno de los circuitos de retención de datos (120-0~120-7) comprende un circuito conectado a la matriz de memoria a través de una línea de bits (GBL) y que retiene datos para ser programados en una página seleccionada, y un circuito de salida que emite si una verificación está calificada o no en una verificación de programación; y un circuito de determinación , conectado al circuito de salida de cada uno de los circuitos de retención de datos (120-0∼ 120-7), y que determina si los resultados de verificación de la pluralidad…

(04/06/2019) Un método para mantener el seguimiento de cambios entre porciones unitarias de un sistema de almacenaje, comprendiendo el método: para cada porción unitaria en el sistema de almacenaje, asociar un identificador de tiempo lógico a la porción en una estructura identificadora de tiempo lógico; cuando se escriba en una porción de escritura particular que incluye una o más de las porciones unitarias del sistema de almacenaje, llevar a cabo lo siguiente: una acción de calcular datos de redundancia asociados a un grupo de uno o más identificadores de tiempo lógico asociados a las una o más porciones de la porción de escritura; una acción de escribir en la porción de escritura del sistema de almacenaje, y una acción de escribir…

(30/01/2019) Un sistema de memoria, que comprende: una matriz de memoria no volátil resistiva configurada para almacenar datos, bits de anticipación y bits de código de corrección de errores (ECC) correspondientes a los datos almacenados y a los bits de anticipación almacenados, en la que los bits de anticipación indican la calidad de los bits de datos almacenados en la matriz de memoria no volátil, y un número total de bits de anticipación es menor que un número total de los bits de datos, caracterizado por que un controlador de memoria está configurado para: realizar una operación de lectura en los bits de anticipación y en los bits de ECC para detectar errores de bit de…

(02/05/2018) Un método de procesamiento de datos de Ethernet, aplicable al procesamiento de datos en un extremo de transmisión, que comprende: * la realización de una codificación de línea sobre datos procedentes de una capa de control de acceso al soporte, con el fin de obtener bloques de código de datos en serie (S101); * la realización de una codificación de Corrección de Errores sin Vía de Retorno, FEC, en los bloques de código de datos en serie, con el fin de obtener tramas FEC, que comprende, concretamente: la inserción de Y bits de control cada X bits de datos consecutivos, en donde los Y bits de control se generan cuando se realiza la codificación FEC en los X bits de datos consecutivos, y cada una de las tramas FEC comprende los X bits de datos consecutivos y los Y bits…

(17/01/2018) Un dispositivo de comprobación de traducción de dirección que comprende: una unidad de gestión de memoria de traducción entre una dirección virtual y una dirección física sobre la base de una tabla de traducción de traducción entre direcciones físicas que son direcciones en memoria física y direcciones virtuales que son direcciones en memoria virtual, estando la unidad de gestión de memoria provista de una memoria intermedia de almacenamiento de información de tabla de traducción que indica la tabla de traducción; medio de almacenamiento proporcionado fuera de la unidad de gestión de memoria y que tiene almacenado en el mismo la información de tabla de traducción e información de detección de error adjuntada a la información de tabla de traducción, siendo la información de detección…

(11/10/2017) Un procedimiento de almacenamiento distribuido, que comprende: dividir un archivo de datos para generar K segmentos de datos, dividir cada segmento de datos de los K segmentos de datos para generar M bloques de datos para cada segmento de datos y llevar a cabo codificación de verificación sobre los M bloques de datos utilizando un algoritmo de redundancia para generar N bloques de verificación ; determinar, utilizando un algoritmo aleatorio, un primer nodo de almacenamiento físico correspondiente a un bloque de datos o a un bloque de verificación de los M bloques de datos o de los N bloques de verificación, y determinar por lo menos M+1…

(06/09/2017) Un procedimiento para verificar la integridad de un dispositivo de memoria, comprendiendo el procedimiento: la identificación, por medio de un procesador acoplado al dispositivo de memoria, de al menos un bloque de memoria correspondiente a al menos una posición de memoria en el dispositivo de memoria, incluyendo el al menos un bloque de memoria un primer bloque de memoria asociado con una suma de control anterior; la determinación, por medio del procesador, de si el primer bloque de memoria está diseñado como de sólo lectura; el cálculo, por medio del procesador, de una suma de control actual basada al menos en parte en datos del primer bloque de memoria; cuando el primer bloque de memoria…

(02/11/2016) Procedimiento de recepción de datos digitales transmitidos por tramas utilizando una codificación de control de integridad mediante el cual, antes de una etapa de transmisión de una trama en un canal, se agrega a la trama una información suplementaria de validación de trama creada con el concurso de dicho código de control de integridad y, después de dicha etapa de transmisión en dicho canal, se procede a una estimación de la trama recibida por medio de una unidad de decisión que permite determinar una trama de referencia mediante decisiones firmes en lo referente al valor de cada bit recibido de una sucesión de bits de longitud N considerada y se procede a una verificación de la compatibilidad de dicha trama…

(07/09/2016) Un procedimiento de adaptación de velocidad en un sistema de comunicación de datos, comprendiendo el procedimiento la etapa de: codificación de canal para generar bits codificados, caracterizado por: determinar si un esquema de codificación de canal usado para generar los bits codificados es un código sistemático o un código no sistemático; si se usa un código sistemático, perforar una parte de los bits codificados por una función de adaptación de velocidad correspondiente para cada flujo de bits de paridad, respectivamente, derivar un flujo de bits sistemático y multiplexar los flujos de bits de paridad…

(31/08/2016) Elemento de control de memoria (MC) que se puede emplear en un sistema informático y que en un primer lado en el que se pueden conectar unidades maestras (M1, ..., Mn) del sistema informático comprende al menos una interfaz de usuario (UP1, ..., UPn) con un circuito controlador (UA1, ..., UAn) asociado y en un segundo lado en el que se puede conectar al menos un elemento de memoria (S) del sistema informático comprende una interfaz (MPH) con manejo de protocolo hacia el elemento de memoria (S), y en el que para un control de acceso al elemento de memoria (S) está previsto un circuito digital (AR) para una asignación de recursos de acceso, caracterizado porque está prevista una interfaz de seguridad (SP) adicional hacia un circuito de comprobación (SA) que está preparado para…

(27/11/2015) Un circuito corrector de errores, dispuesto para recibir una señal de reloj, que comprende: un componente dispuesto para generar una primera salida a partir de una primera entrada y una segunda entrada; un detector de errores dispuesto para generar un indicador de errores (F) indicativo de si ha detectado o no un error en la primera salida, basándose en la primera salida, la primera entrada y la segunda entrada; un generador de corrección para generar una salida de corrección después de un primer periodo de tiempo que comienza con un evento de temporización en la señal de reloj, basándose en la primera…

(03/09/2014) Controlador de procesos doblemente redundante que comprende: un primer procesador (102a); una primera memoria (122a); una primera instancia de un sistema operativo multitarea en tiempo real (RTOS); una primera instancia de una aplicación de control de procesos almacenada en la primera memoria; un segundo procesador (102b); una segunda memoria (122b); una segunda instancia del sistema operativo multitarea en tiempo real; y una segunda instancia de la aplicación de control de procesos almacenada en la segunda memoria (122b), en el que, cuando es ejecutada por el primer procesador (102a) en un contexto proporcionado por la primera…

(26/02/2014) Procedimiento para transmitir informaciones de proceso seguras, caracterizado por que varias señales de proceso (S211-S212, S221-S222, S100), que son captadas en forma redundante para reconocer un evento relevante para la seguridad de un sistema y que presentan cada una de ellas un contenido de señal representativo de un valor de señal, se convierten en una única señal de proceso (S1, S110) para realizar un procesamiento ulterior basado en el sistema, caracterizado por que la señal de proceso convertida presenta como contenido útil solamente un único valor de señal.

(29/10/2013) Un método para codificar señales, comprendiendo el método: codificar un mensaje de entrada en una contraseña con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) donde la etapa de codificar comprende: recibir bits de información, i0, i1,..., im, ..., ikldpc-1, inicializar bits de paridad, p0, p1, ..., pj, pnldpc-kldpc-1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene un índice de código de 4/5, 3/5, 8/9 o 9/10 de acuerdo con p0 ≥ p1 ≥ ... ≥ pnldpc-kldpc-1 ≥ 0; generar, en base a los bits de información, bits de paridad al acumular los bits de información realizando operaciones para cada bit de información, im, pj ≥ pj im para cada valor correspondiente de j, y posteriormente…

(25/10/2013) Un aparato de decodificación para decodificar un código de Control de Paridad de Baja Densidad LDPCadaptado para poner en práctica una propagación de creencia sobre una representación de gráfico de Tanner del códigoLDPC, en donde la matriz de control de paridad, correspondiente al gráfico de Tanner de dicho código LDPC, estáconstituida por una combinación de una pluralidad de sub-matrices P x P, en donde cada sub-matriz es una matriz unitaria P x P; una matriz cuasi-unitaria en donde uno o varios `1', que sonelementos de la matriz unitaria P x P se sustituyen por 0; una matriz de desplazamiento en donde dicha matriz unitaria odicha matriz cuasi-unitaria está desplazada de forma cíclica; una matriz suma P x P, que es la suma de dos o más dedicha matriz unitaria de dicha matriz cuasi-unitaria y de dicha matriz de desplazamiento, en donde dicha…

(02/10/2013) Un aparato de decodificación para decodificar un Código de Control de Paridad de Baja Densidad LDPCadaptado para poner en práctica una propagación de creencia sobre una representación de gráfico de Tanner del códigoLDPC, en donde la matriz de control de paridad, correspondiente al gráfico de Tanner de dicho código LDPC, estáconstituida por una combinación de una pluralidad de sub-matrices P x Pen donde cada sub-matriz es una matriz unitaria P x P; una matriz cuasi-unitaria en donde uno o varios `1', que sonelementos de la matriz unitaria P x P se sustituyen por 0; una matriz de desplazamiento en donde dicha matriz unitaria odicha matriz cuasi-unitaria está desplazada…

(28/08/2013) Un método para gestionar datos en un sistema de memoria con una matriz de memoria no volátil queincluye múltiples bloques, un bloque representando la unidad de borrado mínima, comprendiendo: recibir una orden de lectura a partir de un host, identificar una pluralidad de sectores en un primer bloquepara leer dentro de un límite temporal predeterminado menor al tiempo requerido para copiar un bloque dela matriz de memoria; leer la pluralidad de sectores a partir de un primer bloque y determinar si los sectores de la pluralidaddeben corregirse y reemplazarse; si un sector individual debe ser corregido y reemplazado, corrigiendodespués el sector individual y escribiendo el sector corregido en un segundo bloque dentro…

(07/08/2013) Procedimiento para la creación de un programa de usuario para un control de seguridad , que está configurado para controlar una instalación automatizada con una pluralidad de sensores y una pluralidad de accionadores , presentando el control de seguridad un primer procesador y un segundo procesador , con las siguientes etapas: - creación de un código fuente para un programa de usuario, comprendiendo el código fuente una cantidad de instrucciones de control para el control de los accionadores y procesándose para el tratamiento de las instrucciones de control variables de programa relevantes para la seguridad con ayuda del primer y del segundo procesador , - generación de un código máquina dependiendo…

(08/05/2012) Sistema de almacenamiento de datos, en particular sistema de almacenamiento basado en RAID, con varias unidades de memoria, que están asignadas a un nivel de sistema de almacenamiento, pudiendo direccionarse todas las unidades de memoria de manera individual por parte de una administración de sistema de almacenamiento en el nivel de sistema de almacenamiento, y en las cuales se forman por lo menos dos grupos de redundancia de unidades de memoria, siendo asignada conjuntamente por lo menos una de las unidades de memoria a más de uno de dichos por lo menos dos grupos de redundancia y a dos grupos de redundancia cualquiera de entre dichos por lo menos dos grupos de redundancia, respectivamente, como máximo a una de las unidades de memoria, siendo realizadas las diversas unidades de memoria,…

(11/04/2012) Un método que comprende: obtener una página de datos y metadatos asociados de una memoria no volátil de un subsistema de memoria acoplado a un controlador , almacenar la página de datos en un registro del subsistema de memoria , enviar la página de datos y metadatos asociados desde el registro al controlador para procesamiento; recibir una página de datos procesada y metadatos asociados desde el controlador , determinar si la página de datos procesada ha cambiado; si la página de datos procesada ha cambiado, escribir la página de datos procesada y metadatos asociados en el registro en el subsistema de memoria ; si la página de datos procesada no ha cambiado, escribir los metadatos asociados en el registro en el subsistema de…

(07/03/2012) Un procedimiento para la codificación de señales, comprendiendo el procedimiento: codificar un mensaje de entrada en una palabra de código con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) , en el que la etapa de codificación comprende: recibir bits de información i0, i1, ..., im, ..., ikldpc -1; inicializar los bits de paridad p0, p1, ..., pj, ...p nldpc - kldpc - 1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene una tasa de código de 1/2, 5/6, o 3/4 de acuerdo con p0 = p1 = ... = pnldpc - kldpc - 1 = 0; generar, en base a los bits de información, los bits de paridad acumulando los bits de información realizando las operaciones para cada uno de los bits de información, im, pj = pj im para cada valor correspondiente de…

(16/12/2006) Procedimiento para la reducción definida de la probabilidad de errores residuales durante la transmisión de datos entre al menos un emisor y al menos un receptor , que están conectados entre sí por medio de un trayecto de transmisión , siendo aplicable para la probabilidad de errores residuales R(p): (Ver fórmula) con m - número de los bits recibidos falsificados, d - distancia Hamming de un código aplicado, N - longitud binaria del bloque de datos transmitido, H(m) - frecuencia de los m errores binarios, que el código no puede reconocer, p - tasa de errores binarios durante una transmisión de datos y q - probabilidad de que se reciba un bit de forma no falsificada, en el que el emisor presenta medios para la codificación y emisión de datos y el receptor presenta medios para la recepción, codificación y comparación de datos, con las siguientes…

(01/03/1997) LA INVENCION SE REFIERE A UNA UNIDAD DE CONTROL DE COMUNICACION Y UN PROCEDIMIENTO PARA LA TRANSMISION DE MENSAJES DENTRO DE UNA ARQUITECTURA DE ORDENADOR DISTRIBUIDA EN TIEMPO REAL, CONSISTIENDO EN UNA PLURALIDAD DE UNIDADES TOLERANTES DE ERROR EN DONDE LA INFORMACION A SER TRANSMITIDA CONSISTE EN UN CAMPO (K) DE CONTROL, UN CAMPO (D) DE DATOS Y UN CAMPO CRC (CYCLICREDUNDANCY CHECK) (CRC). EL CAMPO CRC CONSISTE EN INFORMACION STANDARD A PARTIR DE LA CONCENTRACION DEL CAMPO (K) DE CONTROL, EL CAMPO (D) DE DATOS Y EL ESTADO INTERNO LOCAL DE UNA UNIDAD DE CONTROL DE COMUNICACIONES DE TRANSMISION. LA SITUACION INTERNA LOCAL DE UNA UNIDAD DE CONTROL DE ESTE TIPO ESTA PROVISTA POR MEDIO DE LA COMBINACION DEL TIEMPO COMPLETO CON UNA OBSERVACION DE CAMPO DONDE LA UNIDAD DE TOLERANCIA DE ERROR SE LOCALIZA EN UN BIT DADO, CUYA SITUACION VERDAD…