Dispositivo de conversión de señales analógicas en señales digitales.

Procedimiento de conversión de señales analógicas, presentes respectivamente en una pluralidad de canales,

y de señales digitales, que comprende:

generar sobre una línea (4) común, por un circuito (2, 3) generador común que comprende un circuito de control (2) digital sometido a una señal clk1 de reloj, una sucesión, común a todos los canales, de primeras señales analógicas predeterminadas que presentan valores predeterminados en escalera con pasos sucesivos grandes, que forman una rampa o sucesión de tramos que evolucionan de manera monótona, cuyo cada valor corresponde a bits de pesos grandes de señales digitales,

y, para cada canal,

cada canal comprende un circuito Cl-i local que comprende un comparador (5), un primer medio (18) de memorización de bits de pesos grandes de señales digitales, un medio (9) de memorización de una desviación o residuo, un medio (11, 12) generador adecuado para generar un número predeterminado de segunda señales analógicas y señales de control de interruptores, un segundo medio (20) de memorización de bits de pesos reducidos de señales digitales, y un medio (22) de ensamblaje para ensamblar bits de pesos grandes y bits de pesos reducidos,

- en una primera fase:

comparar, por el comparador (5), el valor de la señal analógica que se va a convertir sucesivamente con cada uno de dichos valores predeterminados de dicha rampa,

detectar el primer valor predeterminado de dicha rampa, que proviene de la comparación anterior, sucediendo al valor de la señal analógica que se va a convertir,

memorizar, por el primer medio (18) de memorización, los valores de los bits de pesos grandes correspondientes a dicho primer valor predeterminado detectado,

memorizar, por el medio (9) de memorización una desviación o residuo, resultando la desviación o residuo de la diferencia entre el valor de la señal analógica que se va a convertir y dicho valor predeterminado detectado,

- en una primera fase:

comparar, por el comparador (5), por aproximaciones sucesivas dicha desviación o residuo en las segundas señales analógicas predeterminadas por el medio (11, 12) generador, estando comprendidas la segunda señales analógicas predeterminadas entre dos terminales de segundas señales analógicas cuya desviación entre terminales es superior a dicho paso de dicha rampa, memorizar, por el segundo medio (20) de memorización, sucesivamente los estados de los resultados de la comparación por aproximaciones sucesivas, correspondientes a bits de pesos reducidos de señales digitales,

- en una tercera fase:

ensamblar, por medio de un ensamblaje, los bits de pesos grandes y los bits de pesos reducidos, de manera que se entrega una señal digital correspondiente al valor de la señal analógica que se va a convertir, comprendiendo esta señal digital los bits de pesos reducidos, con la excepción del más grande, y los bits de pesos grandes a los cuales se añade el más grande de los bits de pesos reducidos, añadiendo el más grande de los bits de pesos reducidos y el más pequeño de los bits de pesos grandes, aunque el número de bits de la señal digital obtenida sea igual al número de bits de pesos grandes más el número de bits de pesos reducidos menos uno,

para cada canal:

el comparador (5) que presenta una entrada (6) conectada al canal V-i correspondiente por medio de un interruptor 7 y conectada a la línea (4) común por medio de un interruptor 8 y de un condensador (9), como medio (9) de memorización de la desviación o residuo, estando el condensador (9) colocado entre la entrada (6) y el interruptor 8, estando conectada la conexión común entre el interruptor 8 y el condensador (9) a la masa por medio de un interruptor 10,

cada medio (11, 12) generador comprende un secuenciador (11) digital y un convertidor (12), estando el secuenciador (11) digital sometido a una señal clk2 de reloj y estando conectado al convertidor (12) adecuado para entregar las segundas señales analógicas a otra entrada (13) del comparador (5) por medio de un interruptor 14, estando conectada esta otra entrada (13) a la línea (4) común por medio de un interruptor 15, y

cada secuenciador (11) digital que presenta una salida conectada a una entrada de control de un circuito (16) de selección que recibe las señales clkl y clk2 de reloj y cuya salida está conectada a una entrada (17) de control del comparador (5),

para la ejecución de la primera fase de conversión, estando los interruptores 7, 8 y 15 de cada circuito Cl-i local en el estado cerrado, de tal manera que la entrada (6) del comparador (5) está conectada al canal V-i correspondiente y que la entrada (13) del comparador (5) está conectada a la línea (4) común, estando los interruptores 10 y 14 de cada circuito Cl-i local en el estado abierto, estando el comparador (5) sometido al reloj clkl a través del circuito (16) de selección, y después

a continuación de la memorización, por el primer medio (18) de memorización, de los valores de los bits de pesos grandes, el secuenciador (11) digital coloca los interruptores 7, 8 y 18 en el estado abierto, aislando por tanto el circuito Cl-i local con respecto al canal V-i y con respecto a la línea (4) común, y coloca el interruptor 10 en el estado cerrado para conectar el convertidor (12) a la entrada (13) del comparador (5), coloca el interruptor 14 en el estado cerrado para conectar el terminal correspondiente del condensador (9) a la entrada (8) del comparador (5), y controlar el circuito (16) de selección para que el comparador (5) esté sometido a la señal clk2 de reloj de manera que comience la segunda fase de conversión.