Dispositivo de restauración de datos de reloj.

Un dispositivo (1) de restauración de datos de reloj que restaura una señal y datos de reloj en base a una señal digital de entrada,

y que comprende:

una sección (10) de muestreador, que recibe una entrada de una señal de reloj CKXA, una señal de reloj CKXB, y un señal de reloj CK que tiene el mismo ciclo T así como una entrada de la señal digital y que muestrea, mantiene, y emite, en cada enésimo periodo T(n) del ciclo, un valor DXA(n) de la señal digital en el tiempo tXA indicado por la señal de reloj CKXA, un valor DXB(n) de la señal digital en el tiempo tXB indicado por la señal de reloj CKXB, y un valor D(n) de la señal digital en el tiempo tC indicado por la señal de reloj CK (donde tXA

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DESCRIPCIÓN

Dispositivo de restauración de datos de reloj

Campo técnico

La presente invención se refiere a un dispositivo para restaurar una señal y datos de reloj en base a una señal digital que es introducida.

Técnica anterior La forma de onda de una señal digital que es emitida por un transmisor se deteriora mientras se transmite desde el transmisor al receptor por mediación de una trayectoria de transmisión, y una señal y datos de reloj deben ser restaurados en el lado del receptor. El dispositivo de restauración de datos de reloj para realizar tal restauración se divulga en los documentos de patente 1 y 2, por ejemplo.

El dispositivo divulgado en estos documentos de patente 1 y 2 considera el hecho de que el tiempo en el que los datos en la señal digital cuya forma de onda se deteriora hacen la transición cambia y detecta los datos de los bits respectivos con tres sincronizaciones. Aquí, entre las tres sincronizaciones cuando se detectan los datos de los bits respectivos, la primera sincronización se establece cerca del tiempo inicial del periodo de estabilidad de datos, la segunda sincronización se establece cerca del tiempo final del periodo de estabilidad de datos, y una tercera sincronización se establece en un tiempo intermedio entre las sincronizaciones primera y segunda.

Además, el dispositivo divulgado en el documento de patente 1 restaura la señal de reloj ajustando las sincronizaciones respectivas de manera que todos los datos detectados en las tres sincronizaciones para los bits respectivos coinciden y, en este momento, restaura los datos detectando los datos de los bits respectivos en la tercera sincronización intermedia.

Sin embargo, el dispositivo divulgado en el documento de patente 2 restaura la señal de reloj ajustando las sincronizaciones respectivas de manera que la tasa de error de bit en la primera sincronización y en la segunda sincronización respectivamente (esto es, la tasa a la que los datos detectados en cada una de estas sincronizaciones difiere de los datos detectados en la tercera sincronización intermedia) son iguales una a otra y se sitúan dentro del intervalo establecido de comienzo y restaura datos detectando los datos de los bits respectivos en la tercera sincronización intermedia.

Se proporcionan antecedentes adicionales a la invención mediante los documentos de patente 3-5. El documento de patente 3 divulga un sistema de restauración de datos para un enlace de datos digital en serie. El documento de patente 4 divulga un circuito de restauración de datos y reloj para recibir datos de alta velocidad. El documento de patente 5 divulga un circuito integrado para la recepción y restauración de datos de transmisión en serie sujetos a cambios de fase o degradación de señal.

[Documento de patente 1] Solicitud japonesa abierta a inspección pública nº H7-221800

[Documento de patente 2] Solicitud publicada de patente japonesa, traducción japonesa de la solicitud internacional 45 PTC nº 2004-507963

[Documento de patente 3] Documento WO 02/19528 A2

[Documento de patente 4] Documento US 2006/034395

[Documento de patente 5] Documento US 2004/051571

Divulgación de la invención 55 Problema a ser resuelto por la invención Además, el tiempo de transición de datos de la señal digital de entrada cambia debido a la fluctuación de fase de reloj de transmisor que surge de las fluctuaciones de voltaje de la fuente de potencia del transmisor que envía la señal digital u otro ruido y cambia debido a la interferencia entre símbolos que surge de la mezcla de un patrón de datos irregular en la señal digital y la atenuación en la trayectoria de transmisión. En los casos en los que la fluctuación de fase de reloj de transmisor y la interferencia entre símbolos es grande, el dispositivo convencional es a veces incapaz de restaurar la señal y datos del reloj.

La presente invención fue concebida con vistas a resolver el problema anterior y un objeto de la presente invención 65 es proporcionar un dispositivo de restauración de datos de reloj que es capaz de restaurar una señal y datos de reloj establemente incluso cuando la fluctuación de fase de reloj de transmisor y la interferencia entre símbolos son E06832774

grandes.

Medios para resolver el problema El dispositivo de restauración de datos de reloj de acuerdo con una primera invención es un dispositivo de restauración de datos de reloj que restaura una señal y datos de reloj en base a una señal digital de entrada y comprende una sección de muestreador, una sección de detección, una sección de determinación de sincronización y una sección de salida de reloj.

La sección de muestreador de acuerdo con la primera invención recibe una entrada de una señal de reloj CKXA, una señal de reloj CKXB, y un señal de reloj CK que tiene el mismo ciclo T así como una entrada de la señal digital y muestrea, mantiene y emite, en cada enésimo periodo T (n) del ciclo, un valor DXA (n) de la señal digital en el tiempo tXA indicado por la señal de reloj CKXA, un valor DXB (n) de la señal digital en el tiempo tXB indicado por la señal de reloj CKXB, y un valor D (n) de la señal digital en el tiempo tC indicado por la señal de reloj CK, donde tXA <tXB<tC y n es un entero.

La sección de detección de la primera invención (1) recibe una entrada del valor digital DXA (n) , el valor digital DXB (n) y el valor digital D (n) que se emiten por la sección de muestreador en cada periodo T (n) y, (2) en un caso en que â?D (n-2) â D (n-1) â?, detecta una relación de primera sincronización, siendo la relación de primera sincronización una 20 relación entre un tiempo indicado por la señal de reloj CKXA y el tiempo de transición del valor de señal digital en base a un valor D (n-1) , el valor DXA (n) , y el valor D (n) y, (3) en un caso en el que â?D (n-2) =D (n-1) â?, detecta una relación de segunda sincronización, siendo la relación de segunda sincronización una relación entre el tiempo indicado por la señal de reloj CKXB y el tiempo de transición del valor de señal digital en base al valor D (n-1) , el valor DXB (n) , y el valor D (n) , y (4) detecta la relación de fase entre la señal de reloj CK y la señal digital en base a la relación de primera sincronización y la relación de segunda sincronización.

La sección de determinación de sincronización de la primera invención ajusta, en base a la relación de primera sincronización y la relación de segunda sincronización detectadas por la sección de detección, un intervalo 2Ï entre las sincronizaciones respectivas de la señal de reloj CKXA y la señal de reloj CKXB para que coincida substancialmente la diferencia de tiempo entre el centro de la distribución de tiempo de transición del valor de señal digital en un caso en el que â?D (n-2) â D (n-1) â? y el centro de la distribución de tiempo de transición del valor de señal digital en un caso en el que â?D (n-2) =D (n-1) â?.

La sección de salida de reloj de la primera invención ajusta el ciclo T o la fase en base a la relación de fase detectada por la sección de detección de manera que la diferencia de fase entre la señal de reloj CK y la señal digital decrece, y emite la señal de reloj DKXA, la señal de reloj CKXB y la señal de reloj CK que satisfacen las relaciones â?tXA=tC-T/2-Ïâ? y â?tXB=tC-T/2+Ïâ? en la sección de muestreador de acuerdo con las sincronizaciones determinadas por la sección de determinación de sincronización.

En el dispositivo de restauración de datos de reloj de acuerdo con la primera invención que se constituye de esta manera, las fases respectivas de la señal de reloj CKXA, la señal de reloj CKXB, y la señal de reloj CK se ajustan para coincidir con la sección de determinación de sincronización de fase por medio del procesamiento de un bucle que comprende la sección de muestreador, la sección de detección, la sección de determinación de sincronización y la sección de salida de reloj. Adicionalmente, como resultado del procesamiento de bucle, el tiempo de muestra de 45 señal digital indicado por la señal de reloj CKXA se ajusta para coincidir con el tiempo máximo de la distribución de tiempo de transición de datos en un caso en el que el valor D (n-2) y el valor D (n-1) de los dos bits precedentes difieren uno del otro y el tiempo de muestra de señal digital indicado por la señal de reloj CKXB se ajusta para coincidir con el tiempo máximo de la distribución de tiempo de transición de datos en un caso en el que el valor D (n2) y el valor D (n-1) de los dos bits precedentes son iguales uno al otro. Además, cualquiera de la señal de reloj

DKXA, la señal de reloj... [Seguir leyendo]

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1. Un dispositivo (1) de restauración de datos de reloj que restaura una señal y datos de reloj en base a una señal digital de entrada, y que comprende:

una sección (10) de muestreador, que recibe una entrada de una señal de reloj CKXA, una señal de reloj CKXB, y un señal de reloj CK que tiene el mismo ciclo T así como una entrada de la señal digital y que muestrea, mantiene, y emite, en cada enésimo periodo T (n) del ciclo, un valor DXA (n) de la señal digital en el tiempo tXA indicado por la señal de reloj CKXA, un valor DXB (n) de la señal digital en el tiempo tXB indicado por la señal de reloj CKXB, y un valor D (n) de la señal digital en el tiempo tC indicado por la señal de reloj CK (donde tXA <tXB<tC y n es un entero) ;

una sección (20) de detección, que recibe una entrada del valor digital DXA (n) , el valor digital DXB (n) , y el valor digital D (n) que se emiten por la sección de muestreador en cada periodo T (n) y, en un caso en que â?D (n-2) â D (n-1) â?, detecta una relación de primera sincronización, siendo la relación de primera sincronización una relación entre un tiempo indicado por la señal de reloj CKXA y el tiempo de transición del valor de señal digital en base a un valor D (n1) , el valor DXA (n) , y el valor D (n) y, en un caso en el que â?D (n-2) =D (n-1) â?, detecta una relación de segunda sincronización, siendo la relación de segunda sincronización una relación entre un tiempo indicado por la señal de reloj CKXB y un tiempo de transición del valor de señal digital en base al valor D (n-1) , el valor DXB (n) , y el valor D (n) , y detecta la relación de fase entre la señal de reloj CK y la señal digital en base a la relación de primera sincronización y la relación de segunda sincronización;

una sección (30) de determinación de sincronización que ajusta, en base a la relación de primera sincronización y la relación de segunda sincronización detectadas por la sección de detección, un intervalo 2Ï entre las sincronizaciones respectivas de la señal de reloj CKXA y la señal de reloj CKXB para que coincida substancialmente la diferencia de tiempo entre el centro de distribución de tiempo de transición del valor de señal digital en un caso en el que â?D (n-2) â D (n-1) â? y el centro de la distribución de tiempo de transición del valor de señal digital en un caso en el que â?D (n-2) =D (n-1) â?; y una sección (40) de salida de reloj que ajusta el ciclo T o la fase en base a la relación de fase detectada por la sección de detección de manera que la diferencia de fase entre la señal de reloj CK y la señal digital decrece, y que emite la señal de reloj DKXA, la señal de reloj CKXB y la señal de reloj CK que satisfacen las relaciones â?tXA=tC-T/2Ïâ? y â?tXB=tC-T/2+Ïâ? en la sección de muestreador de acuerdo con las sincronizaciones determinadas por la sección de determinación de sincronización.

2. El dispositivo (1) de restauración de datos de reloj de acuerdo con la reivindicación 1, en el que la sección de detección comprende:

un circuito (22A) de detección de relación de sincronización primero que, en casos en los que â?D (n-2) â D (n-1) â?, emite una señal UPA que es un valor significativo cuando â?D (n-1) â DXA (n) =D (n) â? y emite una señal DNA que es un valor significativo cuando â?D (n-1) =DXA (n) â D (n) â?, como señales que representan la relación de primera sincronización;

un circuito (22B) de detección de relación de sincronización segundo que, en casos en que â?D (n-2) =D (n-1) â?, emite una señal UPB que es un valor significativo cuando â?D (n-1) â DXB (n) =D (n) â? y emite una señal DNB que es un valor significativo cuando â?D (n-1) =DXB (n) â D (n) â? como señales que representan la relación de segunda sincronización; y 45 un circuito (23) de detección de relación de fase que emite una señal UP que representa el lógico OR de la señal UPA y la señal UPB, y una señal DN que representa el lógico OR de la señal DNA y la señal DNB como señales que representan la relación de fase.

3. El dispositivo (1) de restauración de datos de reloj de acuerdo con la reivindicación 2, en el que la sección (30) de determinación de sincronización ajusta el intervalo 2Ï de manera que la diferencia entre un cociente entre un valor de adición acumulativo cntINSIDE de â?DNA+UPBâ? y un valor de adición acumulativo cntEDGE de â?UPA+UPB+DNA+DNBâ? (cntINSIDE/cntEDGE) y el valor 0, 5 es igual o menor que un valor de referencia predeterminado.

5.

4. El dispositivo (1) de restauración de datos de reloj de acuerdo con la reivindicación 3, en el que la sección (40) de salida de reloj comprende:

un circuito (41) de generación de reloj de referencia que genera una señal de reloj de referencia obtenida ajustando 60 el ciclo T o la fase en base a la señal UP y la señal DN; y un circuito (42) de retraso que aplica un retraso deseado a la señal de reloj de referencia de acuerdo con la sincronización determinada por la sección (30) de determinación de sincronización, genera la señal de reloj CKXA, la señal de reloj CKXB, y la seña de reloj CK, y emite estas señales.

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5. Un dispositivo (2) de restauración de datos de reloj que restaura una señal y datos de reloj en base a una señal digital de entrada, que comprende:

una sección (50) de muestreador que recibe una entrada de una señal de reloj CKX y una señal de reloj CK que tienen el mismo ciclo T así como una entrada de la señal digital, genera una señal primera aplicando un desfase (-Voff) a la señal digital, genera una señal segunda aplicando un desfase (+Voff) a la señal digital, y que muestrea, mantiene, y emite, en cada enésimo periodo T (n) del ciclo, un valor DXA (n) de la señal primera y un valor DXB (n) de la señal segunda en el tiempo tX indicado por la señal de reloj CKX, y un valor D (n) de la señal digital en el tiempo tC indicado por la señal de reloj CK (donde â?tX< tCâ?, y n es un entero) ;

una sección (60) de detección que recibe una entrada del valor digital DXA (n) , el valor digital DXB (n) , y el valor digital D (n) que se emiten por la sección de muestreador en cada periodo T (n) y, en un caso en el que el valor D (n-2) está en un nivel alto, detecta una relación de primera sincronización, siendo la relación de primera sincronización una relación entre un tiempo indicado por la señal de reloj CKX y un tiempo de transición del valor de la señal primera en base al valor D (n-1) , el valor DXA (n) , y el valor D (n) y, en un caso en el que el valor D (n-2) está en un nivel bajo, detecta una relación de segunda sincronización, siendo la relación de segunda sincronización una relación entre un tiempo indicado por la señal de reloj CKX y un tiempo de transición de un valor de la señal segunda en base al valor D (n-1) , el valor DXB (n) , y el valor D (n) y detecta una relación de fase entre la señal de reloj CK y la señal digital en base a la relación de primera sincronización y la relación de segunda sincronización;

una sección (70) de determinación de desfase que ajusta, en base a la relación de primera sincronización y la relación de segunda sincronización detectadas por la sección de detección, la cantidad de desfase de la sección de muestreador de manera que el tiempo indicado por la señal de reloj CKX es el centro de la distribución de tiempo de transición del valor de la señal primera en un caso en el que el valor D (n-2) está en un nivel alto y de manera que el tiempo indicado por la señal de reloj CKX es el centro de la distribución de tiempo de transición del valor de la señal segunda en un caso en el que el valor D (n-2) está en un nivel bajo; y una sección (80) de salida de reloj, que ajusta el ciclo T o la fase en base a la relación de fase detectada por la sección de detección de manera que la diferencia de fase entre la señal de reloj CK y la señal digital disminuye y emite la señal de reloj CKX y la señal de reloj CK que satisface la relación â?tC-tX=T/2â?, en la sección de muestreador.

6. Un dispositivo (2) de restauración de datos de reloj que restaura una señal y datos de reloj en base a una señal digital de entrada, que comprende:

una sección (50) de muestreador que recibe una entrada de una señal de reloj CKX y una señal de reloj CK que tienen el mismo ciclo T así como una entrada de la señal digital, genera una señal primera aplicando un desfase (-Voff) a la señal digital, genera una señal segunda aplicando un desfase (+Voff) a la señal digital, y que muestrea, mantiene, y emite, en cada enésimo periodo T (n) del ciclo, un valor DXA (n) de la señal primera y un valor DXB (n) de la señal segunda en el tiempo tX indicado por la señal de reloj CKX, y un valor D (n) de la señal digital en el tiempo tC indicado por la señal de reloj CK (donde â?tX< tCâ?, y n es un entero) ;

una sección (60) de detección que recibe una entrada del valor digital DXA (n) , el valor digital DXB (n) , y el valor digital D (n) que se emiten por la sección de muestreador en cada periodo T (n) y, en un caso en el que el valor D (n-2) está en un nivel alto, detecta una relación de primera sincronización, siendo la relación de primera sincronización 45 una relación entre un tiempo indicado por la señal de reloj CKX y un tiempo de transición del valor de la señal primera en base al valor D (n-1) , el valor DXA (n) , y el valor D (n) y, en un caso en el que el valor D (n-2) está en un nivel bajo, detecta una relación de segunda sincronización, siendo la relación de segunda sincronización una relación entre un tiempo indicado por la señal de reloj CKX y un tiempo de transición de un valor de la señal segunda en base al valor D (n-1) , el valor DXB (n) , y el valor D (n) y detecta una relación de fase entre la señal de reloj CK y la señal digital en base a la relación de primera sincronización y la relación de segunda sincronización;

una sección (70) de determinación de desfase que ajusta, en base a la relación de primera sincronización y la relación de segunda sincronización detectadas por la sección de detección, la cantidad de desfase de la sección de muestreador de manera que el tiempo indicado por la señal de reloj CKX es el centro de la distribución de tiempo de 55 transición del valor de la señal primera en un caso en el que el valor D (n-2) está en un nivel alto y de manera que el tiempo indicado por la señal de reloj CKX es el centro de la distribución de tiempo de transición del valor de la señal segunda en un caso en el que el valor D (n-2) está en un nivel bajo; y una sección (80) de salida de reloj, que ajusta el ciclo T o la fase en base a la relación de fase detectada por la sección de detección de manera que la diferencia de fase entre la señal de reloj CK y la señal digital disminuye y emite la señal de reloj CKX y la señal de reloj CK que satisface la relación â?tC-tX=T/2â?, en la sección de muestreador.

7. El dispositivo (2) de restauración de datos de reloj de acuerdo con la reivindicación 5, en el que la sección (60) de detección comprende:

un circuito (62) de detección de relación de sincronización primero que, en un caso en el que el valor D (n-2) está en E06832774

un nivel alto, emite una señal UPA que es un valor significativo cuando â?D (n-1) â DXA (n) =D (n) â? y una señal DNA que es un valor significativo cuando â?D (n-1) =DXA (n) â D (n) â?, como señales que representan la relación de primera sincronización;

un circuito (63) de detección de relación de sincronización segundo que, en casos en que el valor D (n-2) está en un nivel bajo, emite una señal UPB que es un valor significativo cuando â?D (n-1) â DXB (n) =D (n) â? y una señal DNB que es un valor significativo cuando â?D (n-1) =DXB (n) â D (n) â?, como señales que representan la relación de segunda sincronización; y un circuito (64) de detección de relación de fase que emite una señal UP que representa el lógico OR de la señal UPA y la señal UPB y una señal DN que representa el lógico OR de la señal DNA y la señal DNB, como señales que representan la relación de fase.

8. El dispositivo (2) de restauración de datos de reloj de acuerdo con la reivindicación 6, en el que la sección (60) de 15 detección comprende:

un circuito (62) de detección de relación de sincronización primero que, en un caso en el que el valor D (n-2) está en un nivel alto, emite una señal UPA que es un valor significativo cuando â?D (n-1) â DXA (n) =D (n) â? y una señal DNA que es un valor significativo cuando â?D (n-1) =DXA (n) â D (n) â?, como señales que representan la relación de primera sincronización;

un circuito (63) de detección de relación de sincronización segundo que, en casos en que el valor D (n-2) está en un nivel bajo, emite una señal UPB que es un valor significativo cuando â?D (n-1) â DXB (n) =D (n) â? y una señal DNB que es un valor significativo cuando â?D (n-1) =DXB (n) â D (n) â?, como señales que representan la relación de segunda sincronización; y un circuito (64) de detección de relación de fase que emite una señal UP que representa el lógico OR de la señal UPA y la señal UPB y una señal DN que representa el lógico OR de la señal DNA y la señal DNB, como señales que representan la relación de fase.

3.

9. El dispositivo (2) de restauración de datos de reloj de acuerdo con la reivindicación 7, en el que la sección (70) de determinación de desfase ajusta la cantidad de desfase de la sección (50) de muestreador de manera que la diferencia entre el cociente de un valor de adición acumulativo cntINSIDE de â?D (n) DNA+UPB +âD (n) (UPA+DNB) â? y un valor de adición acumulativo cntEDGE de â?UPA+UPB+DNA+DNBâ? (cntINSIDE/cntEDGE) y el valor 0, 5 es igual o menor que un valor de referencia predeterminado.

10. El dispositivo (2) de restauración de datos de reloj de acuerdo con la reivindicación 8, en el que la sección (70) de determinación de desfase ajusta la cantidad de desfase de la sección (50) de muestreador de manera que la diferencia entre el cociente de un valor de adición acumulativo cntINSIDE de â?D (n) DNA+UPB +âD (n) (UPA+DNB) â? y un valor de adición acumulativo cntEDGE de â?UPA+UPB+DNA+DNBâ? (cntINSIDE/cntEDGE) y el valor 0, 5 es igual o menor que un valor de referencia predeterminado.

11. Un dispositivo (3) de restauración de datos de reloj que restaura una señal y datos de reloj en base a una señal digital de salida, que comprende:

una sección (50) de muestreador, que recibe una entrada de una señal de reloj CKX y una señal de reloj CK que tienen el mismo ciclo T así como una entrada de la señal digital, genera una señal primera aplicando un desfase (-Voff) a la señal digital, genera una señal segunda aplicando un desfase (+Voff) a la señal digital, y que muestrea, mantiene, y emite, en cada enésimo periodo T (n) del ciclo, un valor DXA (n) de la señal primera y un valor DXB (n) de 50 la señal segunda en el tiempo tX indicado por la señal de reloj CKX, y un valor D (n) de la señal digital en el tiempo tC indicado por la señal de reloj CK (donde â?tX< tCâ?, y n es un entero) ;

una sección (60A) de detección que recibe una entrada del valor digital DXA (n) , el valor digital DXB (n) , y el valor digital D (n) que se emiten por la sección de muestreador en cada periodo T (n) , con â?DX (n) =DXA (n) â? siendo 55 establecido cuando el valor D (n-2) está en un nivel alto y con â?DX (n) =DXB (n) â? siendo establecido cuando el valor D (n-2) está en un nivel bajo, y detecta una relación de fase entre la señal de reloj CK y la señal digital en base al valor D (n-1) , el valor DX (n) , y el valor D (n) ;

una sección (70A) de determinación de desfase que ajusta, en base al valor DX (n) , el valor D (n-2) , el valor D (n-1) , y 60 el valor D (n) , la cantidad de desfase de la sección de muestreador de manera que un tiempo indicado por la señal de reloj CKX es el centro de distribución de tiempo de transición de un valor de la señal primera en un caso en el que el valor D (n-2) está a un nivel alto, y de manera que un tiempo indicado por la señal de reloj CKX es el centro de una distribución de tiempo de transición de un valor de la señal segunda en un caso en el que el valor D (n-2) está en un nivel bajo; y 65

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una sección (80) de salida de reloj, que ajusta el ciclo T o la fase en base a la relación de fase detectada por la sección de detección de manera que la diferencia de fase entre la señal de reloj CK y la señal digital disminuye, y que emite la señal de reloj CKX y la señal de reloj CK, que satisface la relación â?tC-tX=T/2â?, en la sección de muestreador.

.

12. Un dispositivo (3) de restauración de datos de reloj que restaura una señal y datos de reloj en base a una señal digital de salida, que comprende:

una sección (50) de muestreador, que recibe una entrada de una señal de reloj CKX y una señal de reloj CK que tienen el mismo ciclo T así como una entrada de la señal digital, y que, en cada enésimo periodo T (n) del ciclo, muestrea y mantiene un valor de la señal digital en el tiempo tX indicado pro la señal de reloj CKX en un valor de umbral que es desfasado por +Voff y â?"Voff y emite este valor como DXA (n) y DXB (n) respectivamente, y muestre, mantiene y emite el valor D (n) de la señal digital en el tiempo tC indicado por la señal de reloj CK (donde â?tX< tCâ?, y n es un entero) ;

una sección (60A) de detección que recibe una entrada del valor digital DXA (n) , el valor digital DXB (n) , y el valor digital D (n) que se emiten por la sección de muestreador en cada periodo T (n) , con â?DX (n) =DXA (n) â? siendo establecido cuando el valor D (n-2) está en un nivel alto y con â?DX (n) =DXB (n) â? siendo establecido cuando el valor D (n-2) está en un nivel bajo, y detecta una relación de fase entre la señal de reloj CK y la señal digital en base al valor D (n-1) , el valor DX (n) , y el valor D (n) ;

una sección (70A) de determinación de desfase que ajusta, en base al valor DX (n) , el valor D (n-2) , el valor D (n-1) , y el valor D (n) , la cantidad de desfase de la sección de muestreador de manera que un tiempo indicado por la señal de reloj CKX es el centro de distribución de tiempo de transición de un valor de la señal primera obtenido aplicadno un desfase (-Voff) en la señal digital en un caso en el que el valor D (n-2) está a un nivel alto, y de manera que un tiempo indicado por la señal de reloj CKX es el centro de una distribución de tiempo de transición de un valor de una señal segunda obtenida aplicando un desfase (+Voff) en la señal digital en un caso en el que el valor D (n-2) está en un nivel bajo; y una sección (80) de salida de reloj, que ajusta el ciclo T o la fase en base a la relación de fase detectada por la sección de detección de manera que la diferencia de fase entre la señal de reloj CK y la señal digital disminuye y emite la señal de reloj CKX y la señal de reloj CK que satisface la relación â?tC-tX=T/2â?, en la sección de muestreador.

13. El dispositivo (3) de restauración de datos de reloj de acuerdo con la reivindicación 11, en el que la sección 35 (60A) de detección comprende:

un circuito (67) de selección que emite el valor DXA (n) como valor DX (n) cuando el valor D (n-2) está en un nivel alto y emite el valor DXB (n) como valor DX (n) cuando el valor D (n-2) está en un nivel bajo; y un circuito (68) de detección de relación de fase que emite una señal UP que es un valor significativo cuando â?D (n1) â DXB (n) =D (n) â? y una señal DN que es un valor significativo cuando â?D (n-1) =DXB (n) â D (n) â? como señales que representan la relación de fase.

14. El dispositivo (3) de restauración de datos de reloj de acuerdo con la reivindicación 12, en el que la sección 45 (60A) de detección comprende:

un circuito (67) de selección que emite el valor DXA (n) como valor DX (n) cuando el valor D (n-2) está en un nivel alto y emite el valor DXB (n) como valor DX (n) cuando el valor D (n-2) está en un nivel bajo; y un circuito (68) de detección de relación de fase que emite una señal UP que es un valor significativo cuando â?D (n1) â DXB (n) =D (n) â? y una señal DN que es un valor significativo cuando â?D (n-1) =DXB (n) â D (n) â? como señales que representan la relación de fase 15. El dispositivo (2) de restauración de datos de reloj de acuerdo con la reivindicación 5, en el que la sección (70)

de determinación de desfase ajusta la cantidad de desfase de la sección (50) de muestreador de manera que la diferencia entre el cociente entre un valor de adición acumulativo cntINSIDE de â?{D (n) ^D (n-1) }*{D (n-2) ^DX (n) }â? y un valor de adición acumulativo cntEDGE de â?D (n) ^D (n-1) â? (cntINSIDE/cntEDGE) y el valor 0, 5 es igual o menor que un valor de referencia predeterminado.

16. El dispositivo (2) de restauración de datos de reloj de acuerdo con la reivindicación 6, en el que la sección (70A) de determinación de desfase ajusta la cantidad de desfase de la sección (50) de muestreador de manera que la diferencia entre el cociente entre un valor de adición acumulativo cntINSIDE de â?{D (n) ^D (n-1) }*{D (n-2) ^DX (n) }â? y un valor de adición acumulativo cntEDGE de â?D (n) ^D (n-1) â? (cntINSIDE/cntEDGE) y el valor 0, 5 es igual o menor que un valor de referencia predeterminado.

6.

17. El dispositivo (3) de restauración de datos de reloj de acuerdo con la reivindicación 11, en el que la sección E06832774

(70A) de determinación de desfase ajusta la cantidad de desfase de la sección (50) de muestreador de manera que la diferencia entre el cociente entre un valor de adición acumulativo cntINSIDE de â?{D (n) ^D (n-1) }*{D (n-2) ^DX (n) }â?y un valor de adición acumulativo cntEDGE de â?D (n) ^D (n-1) â? (cntINSIDE/cntEDGE) y el valor 0, 5 es igual o menor que un valor de referencia predeterminado.

.

18. El dispositivo (3) de restauración de datos de reloj de acuerdo con la reivindicación 12, en el que la sección (70A) de determinación de desfase ajusta la cantidad de desfase de la sección (50) de muestreador de manera que la diferencia entre el cociente entre un valor de adición acumulativo cntINSIDE de â?{D (n) ^D (n-1) }*{D (n-2) ^DX (n) }â?y un valor de adición acumulativo cntEDGE de â?D (n) ^D (n-1) â? (cntINSIDE/cntEDGE) y el valor 0, 5 es igual o menor que un valor de referencia predeterminado.

19. El dispositivo (2) de restauración de datos de reloj de acuerdo con la reivindicación 7, en el que la sección (80) de salida de reloj ajusta el ciclo T o la fase en base a la señal UP y la señal DN, y emite la señal de reloj CKX y la señal de reloj CK.

1.

20. El dispositivo (2) de restauración de datos de reloj de acuerdo con la reivindicación 13, en el que la sección (80) de salida de reloj ajusta el ciclo T o la fase en base a la señal UP y la señal DN, y emite la señal de reloj CKX y la señal de reloj CK.