Contador de pulsos con recuperación por flanco de reloj.

Un aparato para contar pulsos de entrada durante un intervalo de tiempo específico,

que comprende:

circuitería (320) de activación de entrada que realiza una activación de entrada y produce una señal (317, 321) desalida de recuperación por flanco de reloj en respuesta a una señal (313) de reloj y una señal (311) de activación deentrada, conteniendo la señal de reloj los pulsos de entrada que tienen flancos de direcciones primera y segunda,siendo la segunda dirección de los flancos una dirección opuesta a la primera dirección; y

un contador (310) que cuenta los pulsos contenidos en la señal de salida de recuperación por flanco de reloj, ycaracterizado por que la señal de salida de recuperación por flanco de reloj contiene un pulso de reloj completorespectivo para cada uno de los flancos de la primera o de la segunda dirección de la señal de reloj que se producemientras la señal de activación de entrada está en un estado de habilitación y cuando la señal de activación deentrada pasa del estado de habilitación a un estado de deshabilitación.

Contador de pulsos con recuperación por flanco de reloj

Campo de la invención La presente invención se refiere, en general, a un aparato para contar pulsos de entrada y, en particular, a un contador de pulsos con una función de recuperación por flanco de reloj.

Antecedentes de la invención En los sistemas digitales, los contadores de ondulación se usan ampliamente, por ejemplo, para el reconocimiento de datos y el control de flujo de datos bit. Los contadores de ondulación usados en la mayoría de los sistemas digitales contienen un número de flip-flops tipo D (DFF) para contar relojes durante un intervalo de tiempo específico. Con el recuento de relojes, el sistema digital reconoce el número de bits que se reciben como entrada o se emiten como salida a través del pin correspondiente. Por ejemplo, la patente de Estados Unidos 6.853.698 concedida a Nguyen el 8 de febrero 2005 desvela un circuito contador de ondulación que incluye unos DFF conectados en serie para contar pulsos de reloj de entrada.

Los contadores de ondulación convencionales tienen tiempos de establecimiento y de retención. En un caso en el que los anchos de pulso de los relojes de entrada son más estrechos que el período de tiempo crítico especificado por sus tiempos de establecimiento y de retención, los contadores de ondulación pueden funcionar incorrectamente.

El documento GB 2 109 651 desvela un ejemplo de disposición de activación para un contador de frecuencia, y el documento JP 04 302 527 desvela un circuito contador con cuatro flip-flops en cascada.

Sumario de la invención De acuerdo con un aspecto de la presente invención, se proporciona un aparato para contar pulsos de entrada durante un intervalo de tiempo específico. El aparato comprende un circuito de activación de entrada para activar una entrada y producir una señal de salida de recuperación por flanco de reloj, y un circuito contador para contar los pulsos contenidos en la señal de salida de recuperación por flanco de reloj. El circuito de activación de entrada produce la señal de salida de recuperación por flanco de reloj en respuesta a una señal de reloj y una señal de activación de entrada. La señal de reloj contiene los pulsos de entrada que tienen flancos de direcciones primera y segunda. La segunda dirección de los flancos es una opuesta a la primera dirección. El aparato se caracteriza por que la señal de salida de recuperación por flanco de reloj contiene un pulso de reloj completo respectivo para cada uno de los flancos de la primera o segunda dirección de la señal de reloj que se produce mientras que la señal de activación de entrada está en un estado de habilitación y cuando la señal de activación de entrada pasa del estado de habilitación a un estado de deshabilitación.

Por ejemplo, el circuito de activación de entrada comprende un circuito de activación de reloj para activar la señal de reloj usando la señal de activación de entrada para producir una señal de reloj activada. La señal de reloj activada incluye un pulso de reloj corto cuando la señal de activación de entrada pasa a un estado de deshabilitación durante un pulso de reloj de la señal de reloj.

El circuito de activación de entrada puede comprender además un circuito lógico combinacional para producir un flanco de primera dirección en la señal de salida de recuperación por flanco de reloj para cada transición en la señal de reloj activada que se corresponde con el flanco de primera dirección de la señal de reloj, y para producir un flanco de segunda dirección en la señal de salida de recuperación por flanco de reloj para cada flanco de segunda dirección de la señal de reloj.

Por ejemplo, el circuito de activación de reloj incluye un circuito de almacenamiento y un circuito lógico de activación. El circuito de activación de reloj almacena el estado lógico de la señal de activación de entrada en respuesta a la señal de reloj. Mediante el circuito de almacenamiento, se produce la señal de salida de almacenamiento. En respuesta a la señal de salida de almacenamiento, la señal de activación de entrada y la señal de reloj, el circuito lógico de activación produce la señal de reloj activada.

El circuito lógico combinacional puede incluir un biestable que tiene entradas de grabado y de borrado. La entrada de grabado recibe la señal de reloj y la entrada de borrado recibe la señal de reloj activada. La señal de salida de recuperación por flanco de reloj producida por el biestable contiene el pulso completo de la señal de reloj, aun cuando la señal de activación pase del estado de habilitación a un estado de deshabilitación.

Otros aspectos y características de la presente invención serán evidentes para los expertos en la materia tras la revisión de la siguiente descripción de realizaciones específicas de la invención junto con las figuras adjuntas.

Breve descripción de los dibujos A continuación, se describirán las realizaciones de la presente invención, solo a modo de ejemplo, con referencia a las figuras adjuntas, en las que:

La figura 1A ilustra un contador de ondulación simplificado usado en un sistema digital;

La figura 1B ilustra señales de reloj encontradas en el contador de ondulación mostrado en la figura 1A;

La figura 2A ilustra un ejemplo de señales de reloj deseadas;

La figura 2B ilustra otro ejemplo de señales de reloj deseadas;

La figura 3 es un diagrama de bloques de un contador de pulsos de acuerdo con una realización de la presente invención;

La figura 4A muestra una implementación ejemplar de un circuito lógico de recuperación por flanco de reloj mostrado en la figura 3;

La figura 4B es un diagrama de temporización de señales para el circuito lógico de recuperación por flanco de reloj mostrado en la figura 4A;

La figura 5A es una implementación ejemplar de un contador de ondulación mostrado en la figura 3;

La figura 5B es un diagrama de temporización de señales para el contador de ondulación mostrado en la figura 5A;

La figura 6A es una implementación ejemplar de un generador de señalización mostrado en la figura 3;

La figura 6B es un diagrama de temporización de señales para el generador de señalización mostrado en la figura 6A;

La figura 7A es una implementación ejemplar de un circuito lógico de control de borrado mostrado en la figura 3; y

La figura 7B es un diagrama de temporización de señales para el circuito lógico de control de borrado mostrado en la figura 7A.

Descripción detallada En la descripción detallada siguiente de las realizaciones ejemplares de la presente invención, se hace referencia a los dibujos adjuntos, que forman parte de la misma, y en los que se muestra a modo de ilustración las realizaciones ejemplares específicas en las que puede practicarse la presente invención. Estas realizaciones se describen con suficiente detalle para permitir que los expertos en la materia practiquen la presente invención, y debe entenderse que pueden utilizarse otras realizaciones y que pueden hacerse cambios lógicos, eléctricos, y de otro tipo sin alejarse del alcance de la presente invención. La descripción detallada siguiente, por lo tanto, no debe tomarse en un sentido limitante, y el alcance de la presente invención se define por las reivindicaciones adjuntas.

A continuación se presenta una descripción simplificada de un contador de ondulación con referencia a las figuras 1A y 1B. La figura 1A muestra un contador de ondulación para contar pulsos de reloj durante un intervalo de tiempo específico. La figura 1B muestra las señales a las que se hace referencia en la figura 1A.

Haciendo referencia a las figuras 1A y 1B, una señal 111 de activación de entrada que representa un intervalo Tc de tiempo (es decir, el intervalo de tiempo específico) y una señal 113 de reloj que tiene pulsos de reloj se alimentan a una puerta 115 de control de entrada que a su vez proporciona una señal 117 de reloj activada a un contador 119 de ondulación. Por lo tanto, mientras que la señal 111 de activación de entrada es “alta” durante el intervalo Tc de tiempo, el contador 119 de ondulación cuenta los pulsos de la señal 117 de reloj activada. El recuento en el contador 119 de ondulación se realiza en base a transiciones de reloj. En función de la temporización de la señal 111 de activación de entrada y la señal 113 de reloj, puede haber un pulso de reloj corto al final de la señal 117 de reloj activada. Este se muestra que es el caso para el sexto pulso de la señal 117 de reloj activada. El contador 119 de ondulación puede funcionar correctamente o no en función del ancho del pulso del reloj.

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1. Un aparato para contar pulsos de entrada durante un intervalo de tiempo específico, que comprende:

circuitería (320) de activación de entrada que realiza una activación de entrada y produce una señal (317, 321) de salida de recuperación por flanco de reloj en respuesta a una señal (313) de reloj y una señal (311) de activación de entrada, conteniendo la señal de reloj los pulsos de entrada que tienen flancos de direcciones primera y segunda, siendo la segunda dirección de los flancos una dirección opuesta a la primera dirección; y

un contador (310) que cuenta los pulsos contenidos en la señal de salida de recuperación por flanco de reloj, y

caracterizado por que la señal de salida de recuperación por flanco de reloj contiene un pulso de reloj completo respectivo para cada uno de los flancos de la primera o de la segunda dirección de la señal de reloj que se produce mientras la señal de activación de entrada está en un estado de habilitación y cuando la señal de activación de entrada pasa del estado de habilitación a un estado de deshabilitación.

2. El aparato de la reivindicación 1 en el que la circuitería (320) de activación de entrada comprende:

circuitería (488) de activación de reloj que activa la señal de reloj usando la señal de activación de entrada, para producir una señal (417) de reloj activada, incluyendo la señal de reloj activada un pulso de reloj corto cuando la señal de activación de entrada pasa a un estado de deshabilitación durante un pulso de reloj de la señal de reloj, y la circuitería (488) de activación de reloj que comprende:

circuitería (411) de almacenamiento que almacena el estado lógico de la señal (311) de activación de entrada en respuesta a la señal (313) de reloj, produciendo de este modo una señal (413) de salida de almacenamiento; y

circuitería (415) lógica de activación que produce la señal (417) de reloj activada en respuesta a la señal de salida de almacenamiento, la señal de activación de entrada y la señal de reloj.

3. El aparato de la reivindicación 2 en el que la circuitería (320) de activación de entrada comprende además:

circuitería (489) lógica combinacional que produce un flanco de primera dirección en la señal de salida de recuperación por flanco de reloj para cada transición en la señal de reloj activada que se corresponde con el flanco de primera dirección de la señal de reloj, y que produce un flanco de segunda dirección en la señal de salida de recuperación por flanco de reloj para cada flanco de segunda dirección de la señal de reloj, y la circuitería lógica combinacional que comprende un biestable que tiene una entrada de borrado para recibir la señal de reloj y una entrada de grabado para recibir la señal de reloj activada.

4. El aparato de la reivindicación 1 que comprende además:

circuitería (350) lógica de control de borrado para controlar una operación de borrado del contador.

5. El aparato de la reivindicación 4 en el que la circuitería (350) lógica de control de borrado comprende:

un generador (704) de borrado para producir una señal (333) de control de borrado en respuesta a la señal (311) de activación de entrada, la señal (313) de reloj, una señal (315) de borrado y una señal (331) de cambio de orden; y circuitería (702) de habilitación de borrado que produce un señal (743) de habilitación de borrado que habilita el borrado durante un período que sigue a una orden en la señal de cambio de orden y durante un período que sigue a una transición a un estado de habilitación en la señal de borrado.

6. El aparato de la reivindicación 5 en el que el generador (704) de borrado comprende:

un generador (723, 725) de borrado interno que genera un pulso de borrado interno que sigue a una transición positiva en la señal de activación de entrada y una transición positiva posterior del reloj, cuando se ha habilitado mediante la señal de habilitación de borrado.

7. El aparato de la reivindicación 6 en el que el generador (704) de borrado interno comprende:

circuitería (711) de retardo de señal de activación de entrada que retarda la señal de activación de entrada para proporcionar una señal (712) de activación de entrada retardada; y

circuitería (713, 751, 755) lógica que combina de manera lógica la señal de habilitación de borrado y la señal de activación de entrada retardada para proporcionar la señal de control de borrado, y

la circuitería de retardo de señal de activación de entrada que comprende:

un flip-flop (711) tipo D que recibe la señal de activación de entrada como entrada D y la señal de reloj como entrada de reloj y para producir una salida Q; y

un inversor (715) que produce una inversa retardada de la salida Q después de un retardo del procesamiento,

la salida Q y la inversa retardada de la salida Q se reciben juntas como entrada en la circuitería lógica para combinar de manera lógica la señal de habilitación de borrado y la señal de activación de entrada retardada para proporcionar la señal de control de borrado.

8. El aparato de la reivindicación 7 en el que el inversor comprende:

un número impar de inversores que produce la inversa retardada de la salida Q, proporcionando cada uno de los inversores un retardo de señal.

9. El aparato de la reivindicación 8, en el que la circuitería (702) de habilitación de borrado comprende:

circuitería (703) de retardo que retarda la señal (315) de borrado para proporcionar una señal de borrado retardada; y un generador (733) de pulsos que genera una señal de pulso en respuesta a la señal de borrado retardada, para proporcionar una señal (737) de pulso de borrado, y la circuitería de habilitación de borrado que comprende además: un segundo generador (761) de pulsos que genera una segunda señal (765) de pulso en respuesta a la señal (333)

de control de borrado, estando la segunda señal de pulso prevista para autogenerar la señal de control de borrado.

10. El aparato de la reivindicación 9 en el que la circuitería (702) de habilitación de borrado comprende además:

circuitería (725, 723) lógica que combina de manera lógica la segunda señal (765) de pulso con la señal (737) de pulso de borrado.

11. El aparato de la reivindicación 1 en el que el contador (310) comprende:

una pluralidad de flip-flops que están conectados en serie para contar los pulsos contenidos en la señal de salida de recuperación por flanco de reloj, teniendo el contador bucles de retroalimentación, incluyendo la pluralidad de flipflops un primer flip-flop para recibir la señal de salida de recuperación por flanco de reloj como fuente de reloj, tomando cada uno de los restantes flip-flops la fuente de reloj a partir de una salida del flip-flop anterior, proporcionando cada uno de los flip-flops una señal (324) de salida.

12. El aparato de la reivindicación 11, que comprende además:

circuitería de búsqueda de operación lógica para buscar un punto de la operación lógica del contador (310) en respuesta a la señal de salida de recuperación por flanco de reloj y las señales (317, 321) de salida de los flip-flops.

13. El aparato de la reivindicación 12, en el que la circuitería de búsqueda de operación lógica comprende:

un generador (330) de señalización que emite una señalización en respuesta a la señal (321) de salida de recuperación por flanco de reloj y las señales (324) de salida de los flip-flops, siendo la señalización para un sistema lógico siguiente para iniciar una operación relacionada con el almacenamiento y el control de temporización en el mismo.

14. El aparato de la reivindicación 1 en el que la circuitería (320) de activación de entrada comprende:

circuitería (488) de activación de reloj que activa la señal de reloj usando la señal de activación de entrada para producir una señal de reloj activada; y

un biestable (489) de grabado-borrado que emite como salida la señal de salida de recuperación por flanco de reloj, teniendo el biestable (489) de grabado-borrado una entrada de grabado para recibir la señal de reloj activada y una entrada de borrado para recibir la señal de reloj.