lógica programable por software utilizando dispositivos magnetorresistivos de par de transferencia por rotación.

Una matriz lógica programable, que comprende

una pluralidad de dispositivos de unión de túnel magnético de par de transferencia por rotación,

MTJ, (210)dispuestos en una matriz; y

una pluralidad de fuentes programables (512, 514) acopladas a los correspondientes dispositivos MTJ (210)para cambiar la polaridad de una capa libre de cada dispositivo MTJ (210),

en la cual un primer grupo de dispositivos MTJ (210) están dispuestos en columnas y filas de un plano deentrada (220),

en la cual un segundo grupo de los dispositivos MTJ (210) están dispuestos en al menos una columna deun plano de salida (240), y una salida de cada fila del plano de entrada (220) está acoplada a un dispositivoMTJ de la al menos una columna del planos de salida (240), y

en el cual el plano de entrada (220) y el plano salida (240) están combinados para formar una funciónlógica basada en las polaridades relativas de la capa libre de los dispositivos MTJ (210) de diferentescolumnas dentro de una fila en el plano de entrada (220) y los dispositivos MTJ (210) de la al menos unacolumna en el plano de salida (240).

Lógica programable por software utilizando dispositivos magnetorresistivos de par de transferencia por rotación

La presente Solicitud de Patente reivindica prioridad respecto de las Solicitudes Provisionales nº 60/908.767 titulada “SOFTWARE PROGRAMMABLE LOGIC USINF SPIN TRANSFER TORQUE MAGNETORESISTIVE RANDMON ACCESS MEMORY” presentada el 26 de marzo de 2007.

Campo de la Divulgación

Las realizaciones de la invención están relacionadas con una matriz lógica programable (PLA) o una matriz de puertas programable (FPGA) . Más particularmente, las realizaciones de la invención están relacionadas con una PLA, FPGA o una lógica programable por software que usa tecnología de memoria de accesos aleatorio magnorresistiva de par de transferencia por rotación.

Antecedentes

Una matriz de puertas programable in-situ es un dispositivo semiconductor, que incluye componentes lógicos programables denominados “bloques lógicos” e interconexiones programables. Los bloques lógicos se pueden programar para llevar a cabo la función de puertas lógicas básicas tales como Y y XOR, o funciones combinatorias más complejas tales como descodificadores o funciones matemáticas simples. En la mayoría de las FPGA, los bloques lógicos también incluyen elementos de memoria, que pueden ser circuitos biestables o bloques más completos de memorias. Una jerarquía de interconexiones programables permite que los bloques lógicos sean interconectados según las necesidades por el diseñador del sistema. Después de fabricar la FPGA, el diseñador del sistema puede usar la programación para implementar muchas funciones lógicas diferentes, haciendo de este modo que el dispositivo sea “programable in-situ”.

Una PLA es similar a una FPGA, salvo que la PLA está modificada, o “programada”, en la etapa de fabricación de los circuitos integrados por cambios en una o dos máscaras. Como se describe en la patente de los Estados Unidos nº 5.959.465, una PLA que tiene elemento de memoria EPROM ultrarrápida está generalmente compuesta por dos planos lógicos, un plano de entrada y un plano de salida. Cada plano recibe entradas que se aplican a terminales de puerta de transistores dentro del plano lógico, y proporciona salida a nodos de salida. Las entradas al plano de entrada son las entradas a la PLA. Las salidas del plano de entrada son nodos intermedios. Las entradas al plano de salida están conectadas a los nodos intermedios. Las salidas del plano de salida son las salidas del PLA. El plano de entrada pueden proporcionar una función Y y el plano de salida puede proporciona una función OR. Alternativamente, ambos planos pueden proporcionar una función NI. Estas funciones están definidas por el tipo y la conectividad de los transistores usados y las señales aplicadas a sus puertas. La configuración NI-NI tiene ventajas particulares porque es la más sencilla de implementar en la lógica CMOS. Las etapas NI tienen un número de transistores idéntico al número de entradas conectadas en paralelo. El añadido de transistores paralelos adicionales para acomodar entradas adicionales no afecta a la velocidad operativa de la etapa.

La patente de los Estados Unidos 6.876.228 describe una FPGA con elementos magnéticos de almacenamiento o células de memoria conocidos como Memoria magnetorresistiva de acceso aleatorio (MRAM) . La información de conexión está escrita en los elementos magnéticos de almacenamiento. La información de conexión se introduce en serie y se almacena en registros de cambios, que corresponden a los elementos magnéticos de almacenamiento. Cuando se enciende la alimentación, la información de conexión almacenada en los elementos magnéticos de almacenamiento es bloqueada por los elementos de cierre, y es enviada a los circuitos de conmutación para interconectar los bloques lógicos de la FPGA.

La memoria magnetorresistiva de acceso aleatorio (MRAM) es una tecnología de memoria no volátil que tiene tiempos de respuesta (lectura / escritura) comparables con una memoria volátil. Contrariamente a las tecnologías RAM convencionales que almacenan datos como cargas eléctricas o flujos de corriente, la MRAM usa elementos magnéticos. Como se ilustra en las figuras 1A y 1B, un elemento de almacenamiento de unión de túnel magnético (MTJ) 105 se puede formar a partir de dos capas magnéticas 10 y 30, cada una de las cuales puede contener un campo magnético, separado por una capa aislante (barrera de túnel) 20. Una de las dos capas (por ejemplo, la capa fija 10) está ajustada a una polaridad particular. La polaridad 32 es libre de cambiar para coincidir con la de un campo externo que puede aplicarse. Un cambio en la polaridad 32 de la capa libre 30 cambiará la resistencia del elemento de almacenamiento MTJ 105. Por ejemplo, cuando las polaridades están alineadas, figura 1A, existe un estado de baja resistencia. Cuando las polaridades no están alineadas, figura 1B, entonces existe un estado de alta resistencia. La ilustración de MTJ 105 se ha simplificado y los expertos en la técnica apreciarán que cada capa ilustrada puede comprende una o más capas de materiales, como es conocido en la técnica.

El documento “Integration of Spin-RAM technology in FPGA circuits” de Zhao W. y col. Describe una matriz de puertas programable no volátil (FPGA) basada en tecnología SPIN-RAM. La FPGA incluye múltiples puntos de memoria distribuidos entre los componentes lógicos.

Sumario

Las realizaciones ejemplares de la invención están dirigidas a sistemas, circuitos y procedimientos para lógica programable por software usando tecnología magnetorresistiva de par de transferencia por rotación. Los aspectos de la invención están expuestos en las reivindicaciones independientes.

Un ejemplo puede incluir una matriz lógica programable, que comprende una pluralidad de dispositivos de unión de túnel magnético (MTJ) , dispuestos en una matriz; y una pluralidad de fuentes programables acopladas al dos correspondientes dispositivos MTJ para cambiar la polaridad de una capa libre de cada dispositivo MTJ, en la cual un primer grupo de dispositivos MTJ están dispuestos en un plano de entrada, en la cual un segundo grupo de los dispositivos MTJ están dispuestos en un plano de salida, y en la cual el plano de entrada y el plano de salida están

combinados para formar una función lógica basada en las polaridades relativas de la capa libre de cada dispositivo MTJ.

Otro ejemplo puede incluir un procedimiento para aplicar una lógica en una matriz que comprende: programar cada uno de una pluralidad de dispositivos de unión de túnel magnética (MTJ) de par de transferencia por rotación, dispuestos en una matriz en un estado bien de resistencia alta o baja, en el cual cada dispositivo MTJ está 15 programado por una primera fuente programable acoplada a un lado de capa libre de un dispositivo MTJ seleccionado y la fuente programable está acoplada a un lado de capa fija del dispositivo MTJ seleccionado; disponer un primer grupo de dispositivos MTJ en columnas y filas de un plano de entrada; disponer un segundo grupo de dispositivo MTJ en al menos una columna en un plano de salida, en el que las salidas de cada fila están acopladas a los dispositivos MTJ en la al menos una columna; y determinar una función lógica basada en las

resistencias relativas de cada dispositivo MTJ.

Breve descripción de los dibujos

Lo dibujos adjuntos se presentan para ayudar en la descripción de las realizaciones de la invención y se proporcionan solo para ilustrar las realizaciones y no para limitarlas.

Las figuras 1A y 1B son ilustraciones de elementos de almacenamiento de unión de túnel magnética (MTJ)

y sus estados relacionados. Las figuras 1C y 1D son ilustraciones de células de bits de memoria de acceso aleatorio magnetorresistiva de par de transferencia por rotación (STT-MRAM) . La figura 2 es una ilustración de una lógica programable por software que tiene un plano de entrada Y y un plano de salida O que usa tecnología magnetorresistiva de par de transferencia por rotación.

La figura 3A es una ilustración de lógica programable por software que tiene un plano de entrada NI y un plano de salida NI. La figura 3B es una ilustración de una aplicación de nivel de puerta de la lógica programable NI – NI. La figura 4A es una ilustración esquemática de filas de la matriz de la figura 3 que usa tecnología magnetorresitiva... [Seguir leyendo]

1. Una matriz lógica programable, que comprende

una pluralidad de dispositivos de unión de túnel magnético de par de transferencia por rotación, MTJ, (210)

dispuestos en una matriz; y una pluralidad de fuentes programables (512, 514) acopladas a los correspondientes dispositivos MTJ (210) para cambiar la polaridad de una capa libre de cada dispositivo MTJ (210) , en la cual un primer grupo de dispositivos MTJ (210) están dispuestos en columnas y filas de un plano de entrada (220) ,

en la cual un segundo grupo de los dispositivos MTJ (210) están dispuestos en al menos una columna de un plano de salida (240) , y una salida de cada fila del plano de entrada (220) está acoplada a un dispositivo MTJ de la al menos una columna del planos de salida (240) , y en el cual el plano de entrada (220) y el plano salida (240) están combinados para formar una función lógica basada en las polaridades relativas de la capa libre de los dispositivos MTJ (210) de diferentes

columnas dentro de una fila en el plano de entrada (220) y los dispositivos MTJ (210) de la al menos una columna en el plano de salida (240) .

2. La matriz lógica programable de la reivindicación 1, en la cual cada dispositivo MTJ (210) contiene un elemento de almacenamiento MTJ que puede ser programado eléctricamente a un estado de baja resistencia o un estado de alta resistencia.

3. La matriz lógica programable de la reivindicación 2, en la cual cada fila en la matriz está acoplada a columnas de entrada por uno de la pluralidad de dispositivos MTJ (210) .

4. La matriz lógica programable de la reivindicación 3, en la cual una primera columna de entrada está seleccionada en una primera fila estableciendo un primer dispositivo MTJ (210) acoplando la primera fila a la primera columna en un estado de baja resistencia.

5. La matriz lógica programable de la reivindicación 4, en la cual una segunda columna de entrada no está seleccionada en una primera fila estableciendo un segundo dispositivo MTJ acoplando la primera fila a la segunda columna en un estado de alta resistencia.

6. La matriz lógica programable de la reivindicación 4, en la cual una primera fuente programable de la pluralidad de fuentes programables (512, 514) está acoplada a una columna acoplada al primer dispositivo MTJ y una segunda 30 fuente programable de la pluralidad de fuentes programables está acopladas a una fila acoplada al primer dispositivo

MTJ.

7. La matriz lógica programable de la reivindicación 6, en la cual la primera fuente programable y la segunda fuente programable están configuradas para proporcionar una corriente de programación para el primer dispositivo MTJ durante una operación de escritura.

8. La matriz lógica programable de la reivindicación 7, en la cual la segunda fuente programable está configurada para proporcionar un pozo de tensión durante una operación de lectura.

9. La matriz lógica programable de la reivindicación 1, que comprende además,

un controlador MUX (230) acoplado entre el plano de entrada (220) y el plano de salida (240) , en la cual el controlador MUX (230) está configurado para proporcionar una señal de lectura desde una primera fila del 40 plano de entrada (220) a un MTJ del plano de salida (240) .

10. La matriz lógica programable de la reivindicación 9, en la cual el controlador MUX (230) comprende un amplificador sensible (250, 310) configurado para detectar un nivel de tensión sobre la primera fila y para generar una tensión de salida binaria basada en una comparación del nivel de tensión sobre la primera fila con una tensión de umbral.

45 11. La matriz lógica programable de la reivindicación 9, en la cual el controlador MUX (230) comprende una porción de escritura configurada para acoplar el MTJ, en el plano de salida (240) a una de la pluralidad de fuentes programables (512, 514) asociada al plano de salida (240) .

12. La matriz lógica programable de la reivindicación 11, en la cual una de la pluralidad de fuentes programables (512, 514) está acoplada a una columna acoplada al MTJ en el plano de salida (230) .

50 13. La matriz lógica programable de la reivindicación 1, que comprende además:

un amplificador sensible de salida (240, 310) acoplado al plano de salida (240) configurado para detectar un nivel de tensión en una columna del plano de salida (240) y para generar una tensión de salida binaria

basada en una comparación del nivel de tensión sobre la columna del plano de salida (240) con un a tensión de umbral.

14. Un procedimiento para implementar una lógica en una matriz que comprende:

programar cada uno de una pluralidad de dispositivos de unión de túnel magnética MTJ de par de transferencia por rotación (210) , dispuestos en una matriz en un estado bien de resistencia alta o baja, en el cual cada dispositivo MTJ está programado por una primera fuente programable (514) acoplada a un lado de capa libre de un dispositivo MTJ seleccionado (210) y la fuente programable (512) está acoplada a un lado de capa fija del dispositivo MTJ seleccionado (210) ; disponer un primer grupo de dispositivos MTJ (210) en columnas y filas de un plano de entrada (220) ; disponer un segundo grupo de dispositivo MTJ (210) en al menos una columna en un plano de salida (240) , en el que una salida de cada fila está acoplada a un dispositivo MTJ (210) en la al menos una columna; y determinar una función lógica basada en las resistencias relativas del dispositivo MTJ de diferentes columnas dentro de una fila en el plano de entrada (220) y los dispositivos MTJ (210) de la al menos una columna en el plano de salida (240) .

15. El procedimiento de la reivindicación 14, que comprende, además:

acoplar una pluralidad de entradas (X1-X4) , estando cada entrad acoplada a al menos un dispositivo MTJ

(210) en columnas de entrada correspondientes en el plano de entrada (220) ; acoplar una pluralidad de dispositivos MTJ (210) de diferentes columnas de entrada a una primera fila en el plano de entrada (220) , en el cual una primera fuente programable de las fuentes programables (512, 524) está acoplada a la fila; generar una tensión sobre la primera fila habilitando la pluralidad de entradas y estableciendo la primera fuente programable en un estado de tensión baja; y generar una tensión de salida binaria basada en una comparación de la tensión sobre la primera fila con una tensión de umbral.

16. El procedimiento de la reivindicación 14, que comprende, además:

acoplar tensiones de salidas de filas en el plano de entrada (220) a dispositivo MTJ correspondientes (210) en una primera columna en el plano de salida (240) ; establecer una fuente programable acoplada a la primera columna en el plano de salida (240) a un estado de tensión baja para establecer una tensión sobre la primera columna de salida; y generar una tensión de salida binaria para el plano de salida basado en una comparación de la tensión en la primera columna en el plano de salida (240) con una tensión de umbral.

17. El procedimiento de la reivindicación 14, que comprende, además:

reconfigurar una función lógica realizada por al menos uno del plano de entrada (220) o el plano de salida

(240) reprogramando cada uno de la pluralidad de dispositivos MTH de par de transferencia por rotación

(210) en el plano de entrada (220) o el plano de salida (240) .