METODO MEJORADO DE PLANARIZACION DE TOPOLOGIAS EN ESTRUCTURAS DE CIRCUITOS INTEGRADOS.
SE EXPONE UN METODO PARA HACER UNA ESTRUCTURA DE CIRCUITOS INTEGRADOS MUY PLANA QUE TIENE DEPOSITADAS PARTES DE OXIDO PLANAS CON RESPECTO AL NIVEL DE PARTES ADYACENTES DE LA ESTRUCTURA DEL CIRCUITO INTEGRADO,
QUE COMPRENDE: DEPOSITAR, SOBRE UNA ESTRUCTURA DE CIRCUITO INTEGRADO QUE TIENE UNAS PRIMERAS PARTES A ALTURA SUPERIOR QUE EL RESTO DE LA ESTRUCTURA DE CIRCUITO INEGRADO, UNA CAPA DE OXIDO CONFORMADO QUE TIENE UN GROSOR QUE EXCEDE LA ALTURA DE LAS CITADAS PRIMERAS PARTES POR ENCIMA DEL RESTO DE LA ESTRUCTURA DEL CIRCUITO INTEGRADO; FORMAR UNA CAPA DE MASCARA CON PATRON SOBRE LA CITADA CAPA DE OXIDO DEPOSITADA CON UNA O MAS APERTURAS EN ESTA A NIVEL CON LAS PRIMERAS PARTES DE ALTURA SUPERIOR DE LA ESTRUCTURA DE CICUITO INTEGRADO; ATACAR QUIMICAMENTE PARTES EXPUESTAS DE LA CITADA CAPA DE OXIDO CONFORMADO A TRAVES DE LOS ORIFICIOS DE LA MASCARA HASTA UN NIVEL APROXIMADAMENTE IGUAL A UN NIVEL DE LA PARTE NO EXPUESTA DE LA CAPA DE OXIDO CONFORMADO ; RETIRAR LA CAPA DE MASCAR; Y PULIMENTAR LA CAPA DE OXIDO PARA ELIMINAR LAS PARTES ELEVADAS DE LA CAPA DE OXIDO CONFORMADO QUE SOBRESALGAN DESPUES DE LA OPERACION DE ATAQUE PAR FORMAR UNA ESTRUCTURA MUY PLANA. OPCIONALMENTE, LA CAPA DE OXIDO PUEDE ATACARSE ADEMAS ANISOTROPICAMENTE HASTA QUE SE EXPONGAN LAS SUPERFICIES SUPERIORES DE LA ESTRUCTURA DE CIRCUITO INTEGRADO INFERIOR
Tipo: Resumen de patente/invención.
Solicitante: ADVANCED MICRO DEVICES INC..
Nacionalidad solicitante: Estados Unidos de América.
Dirección: 901 THOMPSON PLACE P.O. BOX 3453,SUNNYVALE, CA 94088-3453.
Inventor/es: AVANZINO, STEVEN C., HASKELL, JACOB D., GUPTA, SUBHASH.
Fecha de Publicación: .
Fecha Concesión Europea: 29 de Diciembre de 1997.
Clasificación Internacional de Patentes:
- H01L21/76 ELECTRICIDAD. › H01 ELEMENTOS ELECTRICOS BASICOS. › H01L DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS DE ESTADO SOLIDO NO PREVISTOS EN OTRO LUGAR (utilización de dispositivos semiconductores para medida G01; resistencias en general H01C; imanes, inductancias, transformadores H01F; condensadores en general H01G; dispositivos electrolíticos H01G 9/00; pilas, acumuladores H01M; guías de ondas, resonadores o líneas del tipo guía de ondas H01P; conectadores de líneas, colectores de corriente H01R; dispositivos de emisión estimulada H01S; resonadores electromecánicos H03H; altavoces, micrófonos, cabezas de lectura para gramófonos o transductores acústicos electromecánicos análogos H04R; fuentes de luz eléctricas en general H05B; circuitos impresos, circuitos híbridos, envolturas o detalles de construcción de aparatos eléctricos, fabricación de conjuntos de componentes eléctricos H05K; empleo de dispositivos semiconductores en circuitos que tienen una aplicación particular, ver la subclase relativa a la aplicación). › H01L 21/00 Procedimientos o aparatos especialmente adaptados para la fabricación o el tratamiento de dispositivos semiconductores o de dispositivos de estado sólido, o bien de sus partes constitutivas. › Realización de regiones aislantes entre los componentes.
Patentes similares o relacionadas:
METODO DE FABRICACION DE SUSTRATOS DE CIRCUITOS INTEGRADOS BASADOS ENTECNOLOGIA CMOS, del 8 de Septiembre de 2011, de UNIVERSIDAD POLITECNICA DE MADRID: Método de fabricación de sustratos de circuitos integrados basados en tecnología CMOS que comprende:- una primera etapa de depósito de una capa de material […]
METODO PARA LA FABRICACION DE UN CUERPO SEMICONDUCTOR., del 16 de Octubre de 2000, de CANON KABUSHIKI KAISHA: UN METODO PARA PREPARAR UN ELEMENTO SEMICONDUCTOR COMPRENDE UN PROCESO DE FABRICACION DE UN SUBSTRATO DE SI POROSO Y A CONTINUACION LA FORMACION […]
SEMICONDUCTOR CON AISLACION DE FOSO RELLENADO POR FLUJO., del 1 de Junio de 1998, de AT&T CORP.: SE DESCRIBE UN FOSO QUE PROVEE UNA AISLACION ELECTRICA ENTRE TRANSISTORES EN UN SUBSTRATO DE CIRCUITO INTEGRADO. SE RECUBRE EL FOSO CON UNA BARRERA […]
CIRCUITO INTEGRADO CMOS CON AISLAMIENTO PERFECCIONADO., del 16 de Enero de 1998, de AT&T CORP.: SE AISLA UNA DEPRESION TIPO P EN UN CIRCUITO INTEGRADO CMOS QUEDA AISLADA DE LA DEPRESION ADYACENTE TIPO N MEDIANTE UN CAMPO DE OXIDO CON UNA REGION DE SEPARACION […]
DISPOSITIVO SEMICONDUCTOR QUE TIENE UN SURCO AISLANTE Y METODO DE FABRICACION DEL MISMO., del 16 de Julio de 1996, de MITSUBISHI DENKI KABUSHIKI KAISHA: UNA ESTRUCTURA SEMICONDUCTORA COMPRENDE UNA REGION TIRISTORA PUERTA DE GIRO HACIA AFUERA (GR) Y UNA REGION DIODO (DR) CON UN AREA DE AISLAMIENTO […]
AISLANTE DE PAREDES LATERALES ACANALADAS POR OXIDACION DE POLISILICIO., del 16 de Mayo de 1996, de INTERNATIONAL BUSINESS MACHINES CORPORATION: SE DESCUBRE UN PROCESO PARA HACER CRECER UN DIOXIDO DE SILICIO RESISTENTE AL ACIDO SOBRE UNA SUPERFICIE MEDIANTE LA FORMACION DE UNA CAPA DE POLISILICIO Y EXPONIENDO ESTE POLISILICIO […]
TECNICA PARA USAR EN LA FABRICACION DE DISPOSITIVOS SEMICONDUCTORES QUE TIENEN CARACTERISTICAS SUBMICRO., del 1 de Marzo de 1994, de AMERICAN TELEPHONE AND TELEGRAPH COMPANY: SE OBTIENE RESOLUCION SUBMICRO EN LA FABRICACION DE TRANSISTORES UTILIZANDO TECNICAS DE PARED LATERAL. EN LA TECNICA DESCRITA SE FORMA UNA ABERTURA CON […]
IMPLANTACIÓN DE IONES Y GRABADO POCO PROFUNDO PARA PRODUCIR TERMINACIONES DE BORDE EFICACES EN TRANSISTORES BIPOLARES DE HETEROUNIÓN DE ALTO VOLTAJE, del 12 de Diciembre de 2011, de RAYTHEON COMPANY: Un método para mejorar las terminaciones de bordes en un dispositivo semiconductor bipolar de heterounión manteniendo a la vez el voltaje de ruptura de dicho […]