Método de fabricación de un dispositivo de memoria de un solo electrón utilizando una máscara submicrónica.

Método de fabricación de un dispositivo de memoria de almacenamiento de carga, que comprende:

formar una máscara submicrónica mediante las etapas siguientes:

formar un primer islote de nitruro de silicio

(60) sobre un sustrato (10, 50);

formar una capa de polisilicio (62) sobre dicho primer islote de nitruro de silicio (60);

atacar químicamente el material de polisilicio de dicha capa de polisilicio para formar cuatro estructuras de polisilicio (63) en las paredes laterales de dicho primer islote de nitruro de silicio (60);

eliminar dicho primer islote de nitruro de silicio (60); y

atacar químicamente tres de dichas cuatro estructuras de polisilicio (63) para dejar una primera estructura de polisilicio que comprende una tira de polisilicio (65) sobre el sustrato;

formar un segundo islote de nitruro de silicio (72) en el sustrato, presentando el segundo islote de nitruro de silicio (72) una pared lateral (73) que interseca dicha tira de polisilicio (65);

formar una segunda capa de polisilicio (74) sobre dicho segundo islote de nitruro de silicio (72);

atacar químicamente el material de polisilicio de dicha segunda capa de polisilicio (74) para formar unas estructuras de polisilicio (75) situadas en dicha pared lateral de dicho segundo islote de nitruro de silicio (72); atacar químicamente además las estructuras de polisilicio (75) formadas en la pared lateral del segundo islote de nitruro de silicio para dejar un punto de polisilicio (85) en ambas caras de dicha tira de polisilicio; y

eliminar dicho segundo islote de nitruro de silicio (72) para formar dicha máscara submicrónica; dopar dicho sustrato (10, 50) para formar unas regiones dopadas adyacentes a unas regiones no dopadas, estando por lo menos una de dichas regiones no dopadas situada debajo de dicha por lo menos una tira de polisilicio (65), y estando por lo menos dos de dichas regiones no dopadas situadas debajo de dichos puntos de polisilicio (85),

en el que dicha por lo menos una de dichas regiones no dopadas situada debajo de dicha por lo menos una tira de polisilicio (65) forma un canal de conducción (87) entre una región de fuente y una región de drenaje de dicho sustrato (10, 50); y

en el que dichas por lo menos dos de dichas regiones no dopadas situadas debajo de dichos puntos de polisilicio (85) forman por lo menos dos regiones de potencial mínimo (89) situadas entre la región de fuente y una región de drenaje de dicho sustrato (10, 50);

en el que dicho canal de conducción (87) almacena por lo menos un portador de carga; y

en el que cada una de dichas por lo menos dos regiones de potencial mínimo (89) almacena por lo menos un portador de carga;

comprendiendo el método además eliminar la tira de polisilicio (65) y los puntos de polisilicio (85), y formando un óxido de puerta y un apilamiento de puerta (90) sobre el canal de conducción (87), dichas por lo menos dos regiones de potencial mínimo y las regiones de fuente y drenaje (93, 95).

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E11175118.

Solicitante: Conversant Intellectual Property Management Inc.

Nacionalidad solicitante: Canadá.

Dirección: 390 March Road, Suite 100 Ottawa, ON K2K 0G7 CANADA.

Inventor/es: FORBES,LEONARD, AHN,KIE Y.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > H01L21/00 (Procedimientos o aparatos especialmente adaptados para la fabricación o el tratamiento de dispositivos semiconductores o de dispositivos de estado sólido, o bien de sus partes constitutivas)
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Procedimientos o aparatos especialmente adaptados... > H01L21/8242 (Estructuras de memorias dinámicas de acceso aleatorio (DRAM))
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Dispositivos semiconductores adaptados a la rectificación,... > H01L29/788 (de puerta flotante)
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Dispositivos que consisten en una pluralidad de componentes... > H01L27/148 (Captadores de imágenes por acoplamiento de carga)
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Dispositivos que consisten en una pluralidad de componentes... > H01L27/12 (el sustrato es diferente de un cuerpo semiconductor, p. ej. un cuerpo aislante)
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Procedimientos o aparatos especialmente adaptados... > H01L21/336 (con puerta aislada)
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Procedimientos o aparatos especialmente adaptados... > H01L21/335 (Transistores de efecto de campo)
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Dispositivos semiconductores adaptados a la rectificación,... > H01L29/76 (Dispositivos unipolares)
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Dispositivos que consisten en una pluralidad de componentes... > H01L27/108 (Estructuras de memorias dinámicas de acceso aleatorio)
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Procedimientos o aparatos especialmente adaptados... > H01L21/8238 (Transistores de efecto de campo complementarios, p. ej. CMOS)
  • SECCION B — TECNICAS INDUSTRIALES DIVERSAS; TRANSPORTES > NANOTECNOLOGIA > USOS O APLICACIONES ESPECIFICOS DE NANOESTRUCTURAS;... > B82Y10/00 (Nano-tecnología para procesado, almacenamiento o transmisión de información, p. ej. cómputo cuántico o lógica de electrón suelto)
  • SECCION B — TECNICAS INDUSTRIALES DIVERSAS; TRANSPORTES > NANOTECNOLOGIA > USOS O APLICACIONES ESPECIFICOS DE NANOESTRUCTURAS;... > B82Y40/00 (Fabricación o tratamiento de nanoestructuras)
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Procedimientos o aparatos especialmente adaptados... > H01L21/266 (utilizando máscaras)
  • SECCION H — ELECTRICIDAD > ELEMENTOS ELECTRICOS BASICOS > DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS... > Procedimientos o aparatos especialmente adaptados... > H01L21/8236 (Combinación de transistores de enriquecimiento y transistores de empobrecimiento)

PDF original: ES-2527228_T3.pdf

 

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Fragmento de la descripción:

Método de fabricación de un dispositivo de memoria de un solo electrón utilizando una máscara submicrónica. Campo de la invención

La presente invención se refiere al campo de los dispositivos de semiconductores y, en particular, a estructuras de almacenamiento de carga de dispositivos de memoria.

Antecedentes de la invención

Una celda de una memoria dinámica de acceso aleatorio (DRAM) comprende típicamente un condensador de almacenamiento de carga (o condensador para celdas) acoplado a un dispositivo de acceso, tal como un Transistor de Efecto de Campo Metal-Óxido-Semiconductor (MOSFET). El MOSFET aplica o elimina carga en el condensador, lo cual influye en el estado lógico definido por la carga almacenada. En general, las condiciones de las operaciones de la DRAM, tales como voltaje de funcionamiento, tasa de fuga y frecuencia de refresco, exigirán que el condensador almacene una cierta carga mínima. En la tendencia continuada hacia una capacidad de memoria mayor, la densidad de compactación de las celdas de almacenamiento se debe incrementar, aunque cada una de ellas debe mantener niveles de capacidad requeridos para un área respectiva de celdas de memoria. Por consiguiente, está resultando extremadamente difícil producir un condensador con una capacidad de almacenamiento relativamente alta en el área disponible de celdas de memoria.

Con vistas a una miniaturización adicional de los dispositivos electrónicos, se han introducido componentes de un solo electrón, en los cuales los procesos de conmutación se efectúan con electrones individuales. De esta manera, se han dado a conocer técnicas para sistemas de memoria en tecnología de silicio basada en (1) atrapar electrones individuales en inclusiones de silicio en el óxido de puerta de los transistores; (2) atrapar electrones en trampas o defectos puntuales en el óxido de puerta; (3) atrapar electrones en los granos de polisilicio en transistores de película fina; o (4) atrapar electrones individuales en regiones de potencial mínimo en una película ultra-fina de silicio dotado de rugosidad en material aislante. No obstante, la mayoría de estas técnicas conlleva la tunelización de electrones a través de óxidos finos, lo cual a su vez requiere campos eléctricos elevados en dichos óxidos. Estos campos eléctricos tan elevados deterioran los óxidos y otorgan solamente un número limitado de tiempos de ciclos de memoria, típicamente del orden de 103 veces. Otras técnicas de un solo electrón conllevan el atrapamiento de electrones en granos de polisilicio formados en dispositivos de película fina, aunque este proceso resulta difícil de controlar puesto que la aparición de rugosidad de polisilicio para formar los granos se produce de manera aleatoria.

Por consiguiente, existe una necesidad de un método mejorado de formación de dispositivos de un solo electrón usados en la fabricación de IC. Existe también una necesidad de proporcionar un procedimiento de fabricación de dispositivos de memoria de un solo electrón de alta densidad con canales de conducción y áreas de almacenamiento que sean reproducibles fácilmente y que no se produzcan de una manera aleatoria.

La patente US n° 5219783 propone un método de formación de regiones bien dopadas en una capa semiconductora. Por lo menos una región n-dopada y por lo menos una región p-dopada están formadas en la capa semiconductora. La región n-dopada está separada de la región p-dopada por una región de separación. La región de separación está formada realizando un diseño de una capa de nitruro en el sustrato y mediante ataque químico de la capa para proporcionar separadores que sirven como máscara de bloqueo de la implantación de dopante.

La patente US n° 6063688 propone un método que lleva a cabo espacios reducidos de tamaño característico en un sustrato semiconductor. Las partes separadoras pueden ser utilizadas para formar canales en el servicio de sustrato para realizar hilos cuánticos o puntos cuánticos.

En un estudio titulado "A Nano-Structure Memory with Silicon on Insulator Edge Channel and a Nano Dot" (G Park et al, Japanese Journal of Applied Physics, Japan Society of Applied Physics, JP, Vol. 37, n° 12 B, 1 de diciembre de 1998, páginas 7190-7192), los autores proponen una memoria con nano-estructura con canales de borde y no puntos de silicio sobre aislante (SOI), siendo la anchura del canal de borde determinada por el grosor de la capa rebajada de silicio superior de la oblea SOI y el tamaño del nanopunto de la pared lateral fue determinado por ataque químico con iones reactivos (RIE) y litografía por haz de electrones.

Breve sumario de la invención

Según la presente invención, se proporciona un método tal como se expone en la reivindicación 1.

Ventajas adicionales de la presente invención se pondrán más claramente de manifiesto a partir de la descripción detallada y de los dibujos adjuntos, que ilustran formas de realización ejemplificativas de la invención.

Breve descripción de los dibujos

La Figura 1 ilustra una vista en sección transversal de una parte de un dispositivo de semiconductor en el cual está formada una estructura sublitográfica con bordes delimitados se formará según un método de la presente invención.

La Figura 2 ¡lustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 1.

La Figura 3 ¡lustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 2.

La Figura 4 ¡lustra una vista tri-dimensional superior del dispositivo de la Figura 3.

La Figura 5 ilustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 4.

La Figura 6 ilustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 5.

La Figura 7 ilustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 6.

La Figura 8 ilustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 7.

La Figura 9 ilustra una vista en sección transversal de una parte de un dispositivo de DRAM de un solo electrón, en el cual se han formado estructuras con bordes delimitados, según un método de la presente invención.

La Figura 10 ilustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 9.

La Figura 11 ¡lustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 10.

La Figura 12 ¡lustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 11.

La Figura 13 ¡lustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 12.

La Figura 14 ¡lustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 13.

La Figura 15 ¡lustra una vista superior del dispositivo de la Figura 14.

La Figura 16 ¡lustra una vista superior del dispositivo de la Figura 15 en una fase de procesado subsiguiente a la mostrada en la Figura 15.

La Figura 17 ilustra una vista en sección transversal del dispositivo de la Figura 16, tomada según la línea 17-17.

La Figura 18 ilustra una vista en sección transversal del dispositivo de la Figura 9 en una fase... [Seguir leyendo]

 


Reivindicaciones:

1. Método de fabricación de un dispositivo de memoria de almacenamiento de carga, que comprende: formar una máscara submicrónica mediante las etapas siguientes:

formar un primer islote de nitruro de silicio (60) sobre un sustrato (10, 50);

formar una capa de polisilicio (62) sobre dicho primer islote de nitruro de silicio (60);

atacar químicamente el material de polisilicio de dicha capa de polisilicio para formar cuatro estructuras de polisilicio (63) en las paredes laterales de dicho primer islote de nitruro de silicio (60);

eliminar dicho primer islote de nitruro de silicio (60); y

atacar químicamente tres de dichas cuatro estructuras de polisilicio (63) para dejar una primera estructura de polisilicio que comprende una tira de polisilicio (65) sobre el sustrato;

formar un segundo islote de nitruro de silicio (72) en el sustrato, presentando el segundo islote de nitruro de silicio (72) una pared lateral (73) que interseca dicha tira de polisilicio (65);

formar una segunda capa de polisilicio (74) sobre dicho segundo islote de nitruro de silicio (72);

atacar químicamente el material de polisilicio de dicha segunda capa de polisilicio (74) para formar unas estructuras de polisilicio (75) situadas en dicha pared lateral de dicho segundo islote de nitruro de silicio (72);

atacar químicamente además las estructuras de polisilicio (75) formadas en la pared lateral del segundo islote de nitruro de silicio para dejar un punto de polisilicio (85) en ambas caras de dicha tira de polisilicio; y

eliminar dicho segundo islote de nitruro de silicio (72) para formar dicha máscara submicrónica;

dopar dicho sustrato (10, 50) para formar unas regiones dopadas adyacentes a unas regiones no dopadas, estando por lo menos una de dichas regiones no dopadas situada debajo de dicha por lo menos una tira de polisilicio (65), y estando por lo menos dos de dichas regiones no dopadas situadas debajo de dichos puntos de polisilicio (85),

en el que dicha por lo menos una de dichas regiones no dopadas situada debajo de dicha por lo menos una tira de polisilicio (65) forma un canal de conducción (87) entre una región de fuente y una región de drenaje de dicho sustrato (10, 50); y

en el que dichas por lo menos dos de dichas regiones no dopadas situadas debajo de dichos puntos de polisilicio (85) forman por lo menos dos regiones de potencial mínimo (89) situadas entre la región de fuente y una región de drenaje de dicho sustrato (10, 50);

en el que dicho canal de conducción (87) almacena por lo menos un portador de carga; y

en el que cada una de dichas por lo menos dos regiones de potencial mínimo (89) almacena por lo menos un portador de carga;

comprendiendo el método además eliminar la tira de polisilicio (65) y los puntos de polisilicio (85), y formando un óxido de puerta y un apilamiento de puerta (90) sobre el canal de conducción (87), dichas por lo menos dos regiones de potencial mínimo y las regiones de fuente y drenaje (93, 95).

2. Método según la reivindicación 1, en el que dicho canal de conducción (87) tiene una anchura de 10 nanómetros y una longitud de 100 nanómetros.

3. Método según la reivindicación 1, en el que cada una de dichas por lo menos dos regiones de potencial mínimo (89) tiene una anchura de 20 nanómetros y una longitud de 20 nanómetros.