Circuito integrado semiconductor que tiene bajo consumo de energía con actualización automática.

Una memoria dinámica de acceso aleatorio (DRAM) que tiene una operación de actualización automática,

caracterizado por:

un circuito predecodificador (402) para proporcionar una dirección decodificada previamente en respuesta a unadirección de fila lógica en una operación normal, el circuito predecodificador (404) se deshabilita en un modo deoperación de descanso;

un circuito pre-decodificador de baja energía (404) para proporcionar la dirección pre-codificada en respuesta a ladirección de fila lógica en la operación de actualización automática del modo de operación de descanso; yun decodificador de fila (452) para recibir la dirección pre-codificada y dirigir por lo menos una línea de palabras quecorresponde a la dirección pre-codificada.

Circuito integrado semiconductor que tiene bajo consumo de energía con actualización automática.

Campo de la invención La presente invención se relaciona de manera general con memorias de acceso aleatorio dinámicas (DRAM) . En particular, la presente invención se relaciona con circuitos de actualización automática DRAM.

Antecedentes de la invención

En razón a que la tecnología de fabricación de transistores semiconductores se acerca al nivel de nanómetros, se logran diversas ventajas principales mediante sistemas y circuitos resultantes que los utilizan. Entre más grandes son los paquetes de integración tienen más características y funciones en un área de silicio dada que la antigua tecnología de fabricación, lo que resulta en dispositivos portátiles más pequeños y fácilmente portátiles. Con mayor integración, se puede fabricar un gran número de microcircuitos por oblea de silicio, reduciendo efectivamente el coste por microcircuito. Los transistores más pequeños cambian más rápido debido a un voltaje de umbral reducido, que proporciona velocidades de operación más rápidas para los sistemas.

Un ejemplo de un dispositivo semiconductor que tiene la ventaja de transistores de tamaños más pequeños es la memoria dinámica de acceso aleatorio, denominada de aquí en adelante simplemente con el acrónimo DRAM. Aquellos expertos en la técnica entienden que DRAM se emplea más ampliamente en sistemas de ordenadores debido a su alta densidad y velocidad. Aunque se presentan diferentes tipos de memoria DRAM ideales para cumplir normas específicas, tal como RDRAM, SDRAM, DDRSDRAM por ejemplo, sus núcleos subyacentes aún son DRAM.

La celda de memoria DRAM se basa en almacenamiento de carga para diferenciar entre un "1" lógico almacenado y "0" lógico. Desafortunadamente, esta carga escapará o disipará después de un periodo relativamente corto, requiriendo por lo tanto actualizar para mantener el nivel lógico almacenado. La actualización DRAM es bien conocida en la técnica, ya que son circuitos requeridos para ejecutar operaciones de actualización. Ahora se discute una descripción simplificada de una operación de actualización con referencia al sistema DRAM de la técnica anterior mostrada en la Figura 1.

La DRAM de la técnica anterior de la Figura 1 incluye una matriz de celda de memoria 100, circuitos periféricos de tonos limitados, circuitos de ruta de datos, circuitos de dirección y circuitos de control actualizados. El sistema DRAM de la Figura 1 se ha simplificado, sin embargo aquellos expertos en la técnica entenderá que los sistemas DRAM incluirán otros circuitos para permitir funciones adicionales.

La matriz de celda de memoria 100 incluye líneas de palabras y líneas de bits acopladas a las celdas de memoria. Los circuitos periféricos de tonos limitados incluyen decodificadores de fila 102 para dirigir las líneas de palabras, y detectar circuitos de acceso de líneas de bits y amplificador 104 para transferir datos hacia dentro y fuera de las celdas de memoria. Los circuitos de tonos limitados se empacan densamente para corresponder con el tamaño de la matriz de celda de memoria 100.

Se observa en los nodos acoplados o conectados que pueden incluir enlaces que pueden o no incluir circuitos que intervienen.

Los circuitos de dirección pueden incluir un predecodificador de dirección de fila 106 para generar una dirección de fila precodificada en respuesta a una dirección de fila R_ADDR[n], decodificadores de dirección de columna 108 para activar dispositivos de acceso de línea de bits en respuesta a una dirección de columna C_ADDR[m], y búferes de dirección 110 para generar R_ADDR[n] y C_ADDR[m] en respuesta a direcciones externas A0 a An. Los circuitos de ruta de datos incluyen circuitos de datos I/O 112 para acoplar los datos entre los amplificadores de detección en el bloque 104 a búferes de entrada/salida de datos (no mostrados) . Se observa que las variables n y m anteriores son iguales a 0 o tienen valores enteros mayores de 0.

Los circuitos de control actualizados incluyen un controlador de comandos 114, un contador de dirección de fila interno 116 y un circuito de actualización propio 118. Dichos circuitos de control actualizados se conocen bien en la técnica, y el sistema mostrado en la Figura 1 puede incluir bloques de circuitos adicionales para ejecutar las operaciones adicionales. El controlador de comandos 114 responde a la señal de reloj CLK y recibe diversas señales de nivel de sistema, tal como CKE, WT, RD y REF, que se codifican para iniciar diversas operaciones dentro del sistema DRAM a través del COMANDO de señal. Tres operaciones de ejemplo utilizadas para ilustrar la operación del sistema DRAM incluirán una operación de lectura, una operación de actualización automática y una operación de actualización automática.

Aquellos expertos en la técnica deben conocer bien una operación de lectura DRAM. En la Figura 1, se inicia una operación de lectura cuando el controlador de comandos 114 recibe una combinación predefinida de señales CKE, WT, RD, REF para señalizar la operación de lectura, y el búfer de dirección 110 recibe un grupo específico de señales de dirección A0 a An. El búfer de dirección 110 genera un grupo de direcciones de fila R_ADDR[n] y un grupo de direcciones de columna C_ADDR[m]. El predecodificador de dirección de fila 106 genera dirección de señales de filas precodificadas de R_ADDR[n], que luego se utilizan mediante decodificadores de fila 102 para dirigir por lo menos una línea de palabras en la matriz de celda de memoria 100. Todas las celdas de memoria conectadas a la línea de palabras dirigida acoplarán su carga almacenada a las líneas de bits respectivas. En otras palabras, cada línea de bits en la matriz de celda de memoria 100 llevará datos que se detectan posteriormente y se aseguran mediante los amplificadores de detección de la línea de bits correspondientes en el bloque 104. Dependiendo de la configuración, el decodificador de la dirección de columna 108 seleccionará por lo menos un dispositivo de acceso de la línea de bits en el bloque 104 que corresponde a C_ADDR[m], para acoplar el amplificador de detección de la línea de bits al bloque de circuito de datos I/O 112. La operación de lectura no involucra los circuitos de control actualizados.

La diferencia principal entre una operación de actualización automática y una operación de actualización automática es el momento en el que se ejecutan. La actualización automática, también conocida como actualización CASAntes-RAS y actualización Solo RAS, se ejecuta durante la operación normal del sistema DRAM, mientras se ejecuta una operación de actualización automática durante un modo de reposo del sistema DRAM. Es bien sabido que se utiliza un modo de reposo para apagar los circuitos seleccionados del sistema DRAM con el fin de reducir el consumo de energía, sin embargo las celdas DRAM en la matriz de celda de memoria 100 se pueden actualizar durante el modo de reposo para retener los datos almacenados.

Se ejecuta una operación de actualización automática durante la operación normal del sistema DRAM cuando se recibe un comando de actualización por medio de las señales externas recibidas por el controlador de comandos 114. El controlador de comandos 114 luego proporciona una señal de control REFR para aumentar o reducir el contador de dirección de fila interno 116, y para permitir aseguramiento por los búferes de dirección 110. El contador de dirección de fila interno 116 proporciona una dirección de actualización REF_ADDR[p] que está asegurada por los búferes de dirección 110. Se observa que la variable p es igual a 0 o un valor entero mayor de 0. Los búferes de dirección 110 generan una dirección de fila R_ADDR[n], que se decodifica por el predecodificador de dirección de fila 106 y los decodificadores de fila 102 para dirigir por lo menos una línea de palabras. Cada amplificador de detección de la línea de bits luego restaura la carga de las celdas de memoria accedidas a través de su operación de amplificación inherente. Debido a que la operación de actualización automática se ejecuta durante la operación normal con prioridad sobre otras operaciones, se ejecuta rápidamente para permitir resumir otras operaciones.

El circuito de actualización propio 118 incluye un oscilador interno (no mostrado) . El sistema DRAM entra al modo de reposo (o "modo actualización propio") a través del controlador de comandos 114 para iniciar el oscilador del circuito de actualización propio 118. El circuito de actualización propio 118 proporciona una señal de reposo SLEEP para el contador de dirección de fila interno 116. De acuerdo con los comandos para entrada y salida... [Seguir leyendo]

REIVINDICACIONES?

1. Una memoria dinámica de acceso aleatorio (DRAM) que tiene una operación de actualización automática, caracterizado por:

un circuito predecodificador (402) para proporcionar una dirección decodificada previamente en respuesta a una dirección de fila lógica en una operación normal, el circuito predecodificador (404) se deshabilita en un modo de operación de descanso;

un circuito pre-decodificador de baja energía (404) para proporcionar la dirección pre-codificada en respuesta a la dirección de fila lógica en la operación de actualización automática del modo de operación de descanso; y

un decodificador de fila (452) para recibir la dirección pre-codificada y dirigir por lo menos una línea de palabras que corresponde a la dirección pre-codificada.

2. La DRAM de la reivindicación 1, que incluye adicionalmente un circuito de interruptor de energía para desacoplar selectivamente el circuito predecodificador de VDD o VSS en la operación de actualización automática.

3. La DRAM de la reivindicación 1, que incluye adicionalmente un circuito multiplexor para pasar la dirección precodificada del circuito predecodificador en la operación normal y para pasar la dirección pre-codificada desde el circuito pre-decodificador de baja energía en la operación de actualización automática.

4. La DRAM de la reivindicación 1, en donde el circuito pre-decodificador de baja energía incluye transistores que tienen mayor voltaje de umbral que los transistores del circuito predecodificador.

5. La DRAM de la reivindicación 1, en donde el circuito pre-decodificador de baja energía y el circuito predecodificador tienen configuraciones idénticas de circuito lógico.

6. La DRAM de la reivindicación 1, que incluye adicionalmente un primer bus de dirección para proporcionar una primera dirección de fila al circuito predecodificador, y un segundo bus de dirección para proporcionar una segunda dirección de fila al circuito pre-decodificador de baja energía, preferiblemente las líneas de señal del primer bus de dirección y el segundo bus de dirección se intercalan.

7. La DRAM de la reivindicación 6, que incluye adicionalmente un búfer de dirección de alta velocidad para dirigir el primer bus de dirección en la operación normal, y un búfer de dirección de baja energía para dirigir el segundo bus de dirección en la operación de actualización automática, el búfer de dirección de baja energía dirige el segundo bus de dirección a uno del VDD y VSS en la operación normal.

8. Una memoria dinámica de acceso aleatorio (DRAM) que tiene una operación de actualización automática, caracterizado por:

el circuito de dirección de fila de alta velocidad (402) para proporcionar una primera dirección de fila decodificada previamente en respuesta a una dirección actualizada en un primer modo de operación, el circuito de dirección de fila de alta velocidad se deshabilita en un segundo modo de operación;

circuito de dirección de fila de baja energía (404) para proporcionar una segunda dirección de fila decodificada previamente en respuesta a la dirección de actualización en el segundo modo de operación;

un decodificador de fila (452) para dirigir una línea de palabras en respuesta a la primera dirección decodificada previamente en el primer modo de operación y para dirigir la línea de palabras en respuesta a la segunda dirección decodificada previamente en el segundo modo de operación.

9. La DRAM de la reivindicación 8, en donde el circuito de dirección de fila de alta velocidad incluye un circuito predecodificador de fila de alta velocidad para proporcionar la primera dirección de fila decodificada previamente que corresponde a la dirección actualizada, y el circuito de dirección de fila de baja energía incluye un circuito predecodificador de fila de baja velocidad para proporcionar la segunda dirección de fila decodificada previamente que corresponde a la dirección actualizada.

10. La DRAM de la reivindicación 9, en donde el circuito de dirección de fila de alta velocidad incluye adicionalmente un búfer de dirección de alta velocidad para proporcionar señales de dirección de fila de alta velocidad en respuesta

a la dirección de actualización al circuito pre-decodificador de fila de alta velocidad, y el circuito de dirección de fila de baja energía incluye adicionalmente un búfer de dirección de baja velocidad para proporcionar señales de dirección de fila de baja velocidad en respuesta a la dirección de actualización al circuito pre-decodificador de baja energía.

11. La DRAM de la reivindicación 8, en donde el circuito de dirección de fila de alta velocidad incluye un búfer de dirección de alta velocidad para proporcionar señales de dirección de fila de alta velocidad en respuesta a la dirección actualizada, y un circuito pre-decodificador de fila de alta velocidad para proporcionar la primera dirección de fila decodificada previamente en respuesta a las señales de dirección de fila de alta velocidad.

12. La DRAM de la reivindicación 8, en donde el circuito de dirección de fila de baja energía incluye un búfer de dirección de baja velocidad para proporcionar señales de dirección de fila de baja velocidad en respuesta a la dirección actualizada, y un circuito pre-decodificador de fila de baja velocidad para proporcionar la segunda dirección de fila decodificada previamente en respuesta a las señales de dirección de fila de baja energía.

13. Un método para operar una memoria dinámica de acceso aleatorio (DRAM) en una operación de actualización automática, caracterizado porque:

proporcionar una dirección de fila decodificada previamente de alta velocidad en respuesta a una dirección actualizada en un primer modo de operación, preferiblemente una de lectura, escritura o actualización automática;

deshabilitar el circuito para proporcionar la dirección de fila decodificada previamente de alta velocidad en un segundo modo de operación;

proporcionar una dirección de fila decodificada previamente de baja energía en respuesta a la dirección de actualización en el segundo modo de operación, preferiblemente un modo de operación de descanso; y

dirigir una línea de palabras en respuesta a la dirección de fila decodificada previamente de alta velocidad o la dirección de fila decodificada previamente de baja energía.

14. El método de la reivindicación 13, en donde proporcionar la dirección de fila decodificada previamente de alta velocidad incluye proporcionar señales de dirección de fila de alta velocidad en respuesta a la dirección actualizada, y decodificar las señales de dirección de fila de alta velocidad en la dirección de fila decodificada previamente de alta velocidad.

15. El método de la reivindicación 13, en donde proporcionar la dirección de fila decodificada previamente de baja energía incluye proporcionar señales de dirección de fila de baja energía en respuesta a la dirección actualizada, y decodificar las señales de dirección de fila de baja energía en la dirección de fila decodificada previamente de baja energía.

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