CIP-2021 : G06F 12/08 : en sistemas de memorias jerárquicas, p. ej. sistemas de memoria virtual.
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G FISICA.
G06 CALCULO; CONTEO.
G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N).
G06F 12/00 Acceso, direccionamiento o asignación en sistemas o arquitecturas de memoria (entrada digital a partir de, o salida digital hacia soportes de registro, p. ej. hacia unidades de almacenamiento de disco G06F 3/06).
G06F 12/08 · · en sistemas de memorias jerárquicas, p. ej. sistemas de memoria virtual.
CIP2021: Invenciones publicadas en esta sección.
PROCEDIMIENTO DE REPRESENTACION Y ACCESO DE DATOS.
(16/05/2002). Solicitante/s: WRIGHT TECHNOLOGIES PTY. LTD. Inventor/es: MICHIE, DAVID, CHARLES.
SE PRESENTA UN METODO PARA REPRESENTAR Y ACCEDER A UNA MATRIZ DE DATOS. PREFERIBLEMENTE, LA MATRIZ DE DATOS ES UNA IMAGEN. EL METODO COMPRENDE LA DETERMINACION DE SERIES DE SUBMUESTRAS (21 A 28) DE LA MATRIZ EN LA CUAL LAS SUBMUESTRAS (21 A 28) SON DE UNA GRANULARIDAD INCREMENTANTE. LA RECOGIDA DE SERIES DE SUBMUESTRAS CUBRE SUBSTANCIALMENTE LA TOTALIDAD DE LA MATRIZ DE DATOS. LA SERIE DE SUBMUESTRAS SE ALMACENAN ENTONCES EN ORDEN DE GRANULARIDAD DESDE LA GRANULARIDAD MAS TOSCA A LA GRANULARIDAD MAS FINA. DE ESTA FORMA, EN LA LECTURA DE LOS DATOS ALMACENADOS, SOLAMENTE SE NECESITA LEER LAS SUBMUESTRAS CORRESPONDIENTES (21 A 28).
MEMORIA CACHE INTERCALADA MULTI-ACCESIBLE, DE CICLO UNICO.
(16/03/2002) SE PRESENTA UNA MEMORIA DE CACHE INTERCALADO QUE TIENE CAPACIDAD DE ACCESO MULTIPLE DE CICLO SIMPLE. LA MEMORIA DE CACHE INTERCALADO COMPRENDE SUBMATRICES MULTIPLES DE CELDAS DE MEMORIA, UN CIRCUITO LOGICO DE ARBITRAJE PARA RECIBIR MULTIPLES DIRECCIONES DE ENTRADA PARA AQUELLAS SUBMATRICES Y UN CIRCUITO DE ENTRADA DE DIRECCIONES PARE APLICAR LAS MULTIPLES DIRECCIONES DE ENTRADA A ESAS SUBMATRICES. CADA UNA DE LA SUBMATRICES INCLUYE UNA SECCION DE DATOS PARES Y UNA SECCION DE DATOS IMPARES Y TRES MEMORIAS DIRECCIONABLES POR EL CONTENIDO PARA RECIBIR LAS MULTIPLES DIRECCIONES DE ENTRADA PARA SU COMPARACION CON LAS ETIQUETAS ALMACENAS EN ESTAS TRES MEMORIAS DIRECCIONABLES POR EL CONTENIDO. LA PRIMERA DE LAS TRES MEMORIAS DIRECCIONABLES POR EL CONTENIDO ESTA ASOCIADA CON LA…
SISTEMA DE TRATAMIENTO DE DATOS QUE EMPLEA COHERENCIA DE ANTEMEMORIA EMPLEANDO UN PROTOCOLO DE ESCRUTINIO.
(16/06/2000) UN SISTEMA Y UN METODO DE PROCESAMIENTO DE DATOS CAMBIA DINAMICAMENTE LA GRANULARIDAD DE COMPARACION DE UN CIRCUITO ENTRE UN SECTOR Y UNA PAGINA, DEPENDIENDO DEL ESTADO (ACTIVO O INACTIVO) DE UN DISPOSITIVO I/O DE ACCESO DE MEMORIA DIRECTO (DMA) 20,22 QUE ESTA ESCRIBIENDO A UN DISPOSITIVO 7 SOBRE EL BUS DEL SISTEMA 5 ASINCRONICAMENTE CUANDO SE COMPARA CON EL RELOJ DE LA CPU 1. USANDO GRANULARIDAD DE DIRECCION DE PAGINA, NO ACONTECERAN ACIERTOS DE CIRCUITO ERRONEOS, YA QUE LAS DIRECCIONES DE SECTORES POTENCIALMENTE INVALIDOS NO SE USAN DURANTE LA COMPARACION DE CIRCUITO. LAS DIRECCIONES DE MEMORIA DE SECTOR PUEDEN ESTAR EN UN ESTADO DE TRANSICION EN EL MOMENTO QUE EL RELOJ DE LA CPU DETERMINA QUE TENGA LUGAR UNA COMPARACION DE CIRCUITO, PORQUE ESTA DIRECCION…
(01/06/2000) LAS OPERACIONES DE UN SISTEMA DE MEMORIA DE ORDENADOR QUE SE HACE MAS VELOCES AL PROPORCIONAR UN CICLO DE BUSQUEDA DE MEMORIA MAS CORTO QUE EL CICLO ALMACENADO DE MEMORIA. PARA HACER ESTO, LA INVENCION CAMBIA EL TEMPORIZADOR DE LA PARTE DE RECUPERACION DE LA OPERACION DE BUSQUEDA EN LOS CHIPS DE MEMORIA SEMICONDUCTORES DE LA MEMORIA. CADA CHIP TIENE AL MENOS UNA RED DE MEMORIA DE ACCESO ALEATORIO DINAMICO (DRAM) Y UNA PEQUEÑA MEMORIA CACHE DE ALTA VELOCIDAD (SRAM) EN EL CHIP. EL CONTROLADOR DE MEMORIA DEL SISTEMA RECONOCE LA BUSQUEDA O ESTADO DE ALMACENAMIENTO DE UNA PETICION DE MEMORIA GENERANDO UNA DRAM SEÑAL TEMPORIZADA DE DIRECCION-DE SUBFILA (RAS) Y UNA SEÑAL TEMPORIZADA DE DIRECCION CACHE (CAS) PARA PERMITIR EL ACCESO Y DIRECCION DE BITS EN EL SRAM Y LA RECUPERACION DE DRAM. LA INVENCION…
COMUNICACIONES DE MENSAJES ENTRE PROCESADORES Y UN CONJUNTO DE ACOPLAMIENTO.
(01/04/2000) UN MECANISMO PARA MENSAJES DE COMUNICACION, INCLUYENDO CADA UNO UN COMANDO Y UNA RESPUESTA, EN UNA RED QUE TIENE COMPLEJOS DE PROCESADO CENTRALES (CPCS) Y UNA O MAS INSTALACIONES DE CONEXION. CADA INSTALACION DE CONEXION TIENE UN PROCESADOR CENTRAL PARA EJECUTAR INSTRUCCIONES Y UNA MEMORIA PRINCIPAL. LOS MENSAJES SON ENVIADOS DESDE UN BLOQUE DE CONTROL DEL MENSAJE EN LA MEMORIA PRINCIPAL DEL CPC QUE ENVIA EL MENSAJE, Y LA RESPUESTA AL MENSAJE ES RECIBIDA EN UN BLOQUE DE RESPUESTA DEL MENSAJE DEL CPC SIN UNA INTERRUPCION DEL PROGRAMA QUE ESTA SIENDO EJECUTADO POR EL PROCESADOR CENTRAL DEL CPC. CADA MENSAJE DESDE UN CPC A LA INSTALACION…
SISTEMA MULTIPROCESADOR CON MEMORIAS CACHE.
(16/02/2000). Solicitante/s: SIEMENS NIXDORF INFORMATIONSSYSTEME AKTIENGESELLSCHAFT. Inventor/es: SACHS, HARALD, DIPL.-ING.
SE PROPONE UN SISTEMA MULTIPROCESADOR CON UNA MULTIPLICIDAD DE SISTEMAS BUS EN SERIE DISPUESTOS DE FORMA PARALELA, A LOS QUE PUEDEN SER CONECTADOS UNA ALTA CANTIDAD DE COMPONENTES (SPK1, SPKM, SSK) DE SISTEMA. EN LOS COMPONENTES (SPK1, SPKM, SSK) DE SISTEMA, SE TRATA DE COMPONENTES DE (SPK1, SPKM) DE SISTEMA PROCESADOR QUE MUESTRA UNA MEMORIA CACHE Y ALREDEDOR DE COMPONENTES DE SISTEMA-MEMORIA. CADA COMPONENTE (SPK1, SPKM, SSK) DE SISTEMA ESTA UNIDO CON CADA SISTEMA BUS EN SERIE. LOS COMPONENTES (SPK1, SPKM) DE SISTEMA-PROCESADOR DISPONEN PARA CADA BUS (SB1, SBN-1, SBN) DE ALTA VELOCIDAD EN SERIE, MEDIOS PARA EL MANTENIMIENTO DE LOS DERECHOS DE CONSISTENCIA DEL CONTENIDO DE LA MEMORIA CACHE.
PROCEDIMIENTO PARA DETERMINAR EN QUE VIA DE UNA MEMORIA RAPIDA INTERMEDIA EN LA JERARQUIA DE MEMORIA DE UN COMPUTADOR (CACHE) ASOCIATIVA POR CONJUNTOS DE DOS VIAS SE ENCUENTRA UN DATO CONCRETO.
(01/02/2000). Solicitante/s: UNIVERSITAT POLITECNICA DE CATALUNYA. Inventor/es: JUAN HORMIGO, ANTONIO, NAVARRO GUERRERO, JUAN JOSE, LANG KORPEL, TOMAS.
Procedimiento para determinar en que vía de una memoria rápida intermedia en la jerarquía de memoria de un computador (caché) asociativa por conjuntos de dos vías se encuentra un dato concreto. En los procesadores actuales que trabajan con un reloj de alta frecuencia, la memoria caché (memoria rápida intermedia en la jerarquía de memoria de un computador) dentro del procesador es de mapeo directo. Esto se debe a que, aunque tiene una tasa de fallos superior a la de las asociativas por conjuntos, tiene el menor tiempo de acceso. El procedimiento patentado consiste en una caché asociativo de dos vías que permite recuperar el elemento solicitado antes de saber el hecho de su presencia o ausencia caracterizada porque ante la presencia de una dirección de memoria a la caché se recupera el elemento solicitado mediante la utilización de información almacenada en una nueva estructura de memoria.
PROCESO PARA EL CONTROL DE UN SISTEMA PERIFERICO.
(16/01/1999). Solicitante/s: SIEMENS NIXDORF INFORMATIONSSYSTEME AKTIENGESELLSCHAFT. Inventor/es: BECK, HELMUT, DR.RER.NAT., HERRMANN, DIETER, DR.RER.NAT., KUNZ, SIEGFRIED, DIPL.-ING., RAUSCHERT, RAINER, DR.-ING.
PARA LA ACTUACION DE OPERACIONES DE CONTROL SOLAPADAS DE APARATOS DENTRO DE UN SISTEMA (PSYS) PERIFERICO CON UNA MULTITUD DE APARATOS (PSO...) DE MEMORIA CONECTADOS SE DETERMINA PREVIAMENTE UNA POSIBLE DIRECCION DE LOS APARATOS Y NINGUNO DE LOS APARATOS DE MEMORIA (PSO...) UTILIZA LA DIRECCION DEL APARATO DISPUESTA. LAS OPERACIONES DE CONTROL A EJECUTAR POR UN CONTROL (CTR) DE TRANSMISION DE DATOS DEL SISTEMA (P-SYS) PERIFERICO SE CARACTERIZAN POR MEDIO DE MANDATOS DE CANAL ESPECIALES. CON ELLO LA POTENCIA DE ELABORACION EN UN SISTEMA PERIFERICO ES CONFIGURADA DE FORMA EFECTIVA.
PROTECCION DE DATOS MEJORADA Y METODO PARA MANEJAR ERRORES DE MEMORIA DURANTE SU COPIA.
(16/12/1998). Solicitante/s: ADVANCED MICRO DEVICES INC.. Inventor/es: HORNE, STEPHEN C.
UNA PROTECCION DE DATOS Y METODO PARA MANEJAR LOS ERRORES DURANTE LA COPIA DE DATOS DESDE UNA MEMORIA INTERMEDIA DE ESCRITURA DE PROTECCION DE DATOS HACIA UNA MEMORIA EXTERNA EN UN SISTEMA DE PROCESAMIENTO QUE INCLUYE UN PROCESADOR. CUANDO LOS DATOS SOLICITADOS POR EL PROCESADOR EN UN LUGAR DE ALMACENAMIENTO DIRIGIDO DE LA PROTECCION DE DATOS SON DATOS VALIDOS, MODIFICADOS, Y DISTINTOS DE LOS DATOS SOLICITADOS POR EL PROCESADOR, LOS DATOS SE TRANSFIEREN PRIMERO A LA MEMORIA INTERMEDIA DE ESCRITURA DE PROTECCION DE DATOS Y LUEGO SE REGISTRAN EN LA MEMORIA EXTERNA DESPUES DE QUE LOS DATOS SOLICITADOS HAYAN SIDO EXTRAIDOS DE LA LINEA COMUN DE MEMORIA. SI SE PRODUCE CUALQUIER ERROR DURANTE LA COPIA DE LOS DATOS DESDE LA MEMORIA INTERMEDIA A LA MEMORIA EXTERNA, LOS DATOS SE TRANSFIEREN DESDE LA MEMORIA INTERMEDIA AL LUGAR DE ALMACENAMIENTO DE LA PROTECCION DE DATOS A LA QUE ORIGINARIAMENTE SE HABIA DIRIGIDO EL PROCESADOR ANTES DE QUE LA LINEA DE MEMORIA SEA DESCONECTADA.
SISTEMA DE MICROORDENADOR DE BUS DOBLE CON CONTROL PROGRAMABLE DE LA FUNCION DE BLOQUEO.
(01/04/1998). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION. Inventor/es: BEGUN, RALPH M., BLAND, PATRICK M., MILLING, PHILIP E.
UN SISTEMA DE MICROORDENADOR DE BUS DOBLE INCLUYENDO UN SUBSISTEMA CACHE DE RENDIMIENTO MEJORADO BAJO CIERTAS CIRCUNSTANCIAS QUE PERMITE EL CONTROL PROGRAMABLE SOBRE LA FUNCION LOCK. MAS ESPECIALMENTE, SE ACOPLA LOGICA ADICIONAL ENTRE LA SALIDA LOCK DE LA UNIDAD CENTRAL DE PROCESO Y LA ENTRADA LOCK DEL CONTROLADOR CACHE. UN BIT DE CONTROL DE UN PUERTO DE ENTRADA/SALIDA ES UNA SEGUNDA ENTRADA A LA LOGICA ADICIONAL. CON EL BIT DE CONTROL EN UN ESTADO, LA LOGICA PERMITE A LA ENTRADA LOCK SEGUIR A LA SALIDA LOCK. EN OTRO ESTADO DEL BIT DE CONTROL, LA ENTRADA LOCK SE DESACTIVA CON INDEPENDENCIA DEL ESTADO DE LA SALIDA LOCK.
METODO Y ESTRUCTURA PARA EVALUAR Y MEJORAR EL RENDIMIENTO DE SISTEMAS CON MEMORIA ASOCIADA.
(16/12/1997) UN METODO Y UNA ESTRUCTURA DE RECOGIDA DE ESTADISTICAS PARA CUANTIFICAR LA LOCALIZACION DE DATOS Y ASI SELECCIONAR LOS ELEMENTOS A PONER EN ANTEMEMORIA, Y A CONTINUACION CALCULAR EL PORCENTAJE DE EXITO EN LA LOCALIZACION DE DATOS EN ANTEMEMORIA COMO UNA FUNCION DE LOS ELEMENTOS PUESTOS EN ANTEMEMORIA. LA DISTANCIA DE LA PILA DE LRU TIENE UNA INTERPRETACION PROBABILISTICA DIRECTA Y FORMA PARTE DE LAS ESTADISTICAS PARA CUANTIFICAR LA LOCALIZACION DE DATOS DE CADA ELEMENTO CONSIDERADO PARA PONER EN ANTEMEMORIA. LOS PORCENTAJES DE SOLICITUD DE ESPACIOS ADICIONALES EN EL LRU SON UNA FUNCION DEL PORCENTAJE DE SOLICITUD DE ARCHIVOS Y DEL TAMAÑO DEL LRU. EL PORCENTAJE DE EXITO EN LA LOCALIZACION DE DATOS EN ANTEMEMORIA ES UNA FUNCION DE LA LOCALIZACION…
SISTEMA DE RED DE IMAGENES DE DATOS EN TIEMPO REAL Y PROCEDIMIENTO PARA SU OPERACION.
(01/12/1997) SISTEMA DE RED DE IMAGENES DE DATOS EN TIEMPO REAL Y PROCEDIMIENTO PARA SU OPERACION. LA INVENCION SE REFIERE A UN SISTEMA DE RED DE IMAGENES EN TIEMPO QUE COMPRENDE UNA PLURALIDAD DE ESTACIONES EN TIEMPO REAL CADA UNA CON UN MEDIO DE MEMORIA EN EL QUE UNA RED DE COMUNICACION POR DIFUSION CONECTA DICHAS ESTACIONES Y TRANSMITE REPETIDAMENTE POR LO MENOS UN BLOQUE DE DATOS EN TIEMPO REAL DESDE AL MENOS UNA DE DICHAS ESTACIONES A LAS DEMAS. CADA ESTACION GENERA AL MENOS UN BLOQUE DE DATOS IDENTIFICADO DE MANERA UNICA Y TRANSMITIDO REITERATIVAMENTE POR UNA RED DE COMUNICACION A CADA UNA DE LAS ESTACIONES. TAMBIEN SE REFIERE A UN PROCEDIMIENTO…
SISTEMA MULTIPROCESADOR CON UN BUS PARA EL ACOPLAMIENTO DE VARIAS UNIDADES PROCESADORAS CON MEMORIAS CACHE PRIVADAS Y UNA MEMORIA DE TRABAJO COMUN.
(16/12/1996) LA INVENCION SE CARACTERIZA PORQUE: SE ORIGINA UNA IDENTIFICACION (TID) CONOCIDA A COMIENZO DE UNA DIRECCION DE OPERACION PARA SOLICITAR UNA PETICION A REALIZAR; SE TRANSMITE LA IDENTIFICACION CONOCIDA CON LA DIRECCION (ADR) AUTOMATICA DE LA PETICION (TN1) DEL ABONADO A TODOS LOS ABONADOS USUALES MEDIANTE UN SISTEMA (SPBUS) DE LINEAS; ESTAN PREVISTOS EN CADA ABONADO Y EN LOS EMISORES UNOS DISPOSITIVOS MEMORIZADORES (BUFM, SYNC, QU) PARA REGISTRAR LAS DIRECCIONES TRANSMITIDAS Y LAS PETICIONES DE IDENTIFICACION CONOCIDAS Y SUMINISTRADAS; SE INSPECCIONAN LAS DIRECCIONES ACUMULADAS DEL DISPOSITIVO MEMORIZADOR EN LOS DISPOSITIVOS (CCAG-CTR) DE VERIFICACION DEL ABONADO, PARA…
SISTEMA DE PROCESO DE DATOS CON ESCRITURA OCULTA RETARDADA.
(16/12/1995). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION. Inventor/es: DEAN, MARK, EDWARD, BEGUN, RALPH MURRAY, BLAND, PATRICK MAURICE.
EN UN MICROCOMPUTADOR DE DOBLE BUS QUE UTILIZA UNA MEMORIA OCULTA Y UN CONTROLADOR OCULTO, LAS CONDICIONES DE TEMPORIZACION EMPLAZADAS EN UNOS COMPONENTES DE MEMORIA NO OCULTA POR EL CONTROLADOR OCULTO SON MAS ESTRICTAS QUE LAS CONDICIONES DE TEMPORIZACION EMPLAZADAS EN LOS COMPONENTES DE MEMORIA NO OCULTA POR EL MICROPROCESADOR. UN CIRCUITO LOGICO OPERA EN LAS SEÑALES DE AUTORIZACION DE ESCRITURA OCULTA (CWE), Y RETARDA DICHAS SEÑALES EN CASO DE FALLO DE LECTURA OCULTA. RETARDANDO LAS SEÑALES DE AUTORIZACION DE ESCRITURA OCULTA SE SUAVIZAN LAS CONDICIONES DE TEMPORIZACION EMPLAZADAS EN LOS COMPONENTES DE MEMORIA NO OCULTA Y AL MISMO TIEMPO NO INCIDE EN LOS PARAMETROS DE ESTADO DE ESPERA.
SISTEMA DE MICROCOMPUTADOR QUE INCORPORA UN SUBSISTEMA OCULTO QUE UTILIZA ESCRITURA TRANSFERIDA.
(01/10/1995) UN SISTEMA DE MICROCOMPUTADOR INCLUYE UN MICROPROCESADOR, UNA MEMORIA OCUAL, Y UN CONTROLADOR OCULTO, TODOS ELLOS ACOPLADOS A UN BUS LOCAL. EL BUS LOCAL ESTA ACOPLADO A UN BUS DE SISTEMA, QUE CONECTA LOS RESTANTES COMPONENTES DEL SISTEMA A TRAVES DE UNOS ELEMENTOS DE ENGANCHE. CUANDO ESCRIBE DATOS, EL MICROCOMPUTADOR PUEDE REALIZAR UNA ESCRITURA TRANSFERIDA A UNA UNIDAD DEL BUS DEL SISTEMA ESCRIBIENDO LOS DATOS DENTRO DE LOS ELEMENTOS DE ENGANCHE Y ENTONCES, TRAS RECIBIR UNA SEÑAL DE AUTORIZACION POR PARTE DEL CONTROLADOR OCULTO, CONITUA SUS OPERACIONES SIN TENER QUE ESPERAR A QUE LOS DATOS PASEN A SU DESTINO. EL PROBLEMA SURGE SI LOS DATOS SON TRANSFERIDOS A UNA UNIDAD CON UNA LONGITUD DE DATOS MENOR QUE LA DEL MICROPROCESADOR. EN ESTE CASO, LOS DATOS DEBEN SER ENVIADOS…
MICROPROCESADOR CON MEMORIA CACHE SELECTIVA.
(16/06/1995). Solicitante/s: AT&T CORP.. Inventor/es: BODDIE, JAMES RILEY.
SE DESCRIBE UN SISTEMA DE PROCESAMIENTO DE SEÑALES , EL CUAL TIENE UN PROCESADOR , UNA MEMORIA DE ACCESO ALEATORIO PARA ALMACENAMIENTO DE DATOS, UNA MEMORIA DE SOLO LECTURA PARA ALMACENAMIENTO DE COEFICIENTES E INSTRUCCIONES, Y UNA MEMORIA CACHE SELECTIVA PARA ALMACENAMIENTO DE INSTRUCCIONES QUE REQUIEREN ALTA CAPACIDAD, Y SUS BUSES ASOCIADOS. LAS INSTRUCCIONES SELECCIONADAS POR EL PROGRAMA SON ALMACENADAS EN LA MEMORIA CACHE SELECTIVA DURANTE SU PRIMERA LLAMADA DESDE LA MEMORIA DE SOLO LECTURA, PARA POSTERIOR USO EN EL PROGRAMA. SE PUEDE USAR UN SECUENCIADOR DE DIRECCION COMO UNIDAD DE CONTROL, PARA EJECUTAR LOS DATOS ALMACENADOS EN LA MEMORIA CACHE SELECTIVA. ESTE, GENERA UNA SECUENCIA DE DIRECCIONES REPETITIVAMENTE, CUENTA EL NUMERO DE ITERACIONES DE LA SECUENCIA DE DIRECCIONES, E INFORMA AL CONTROLADOR CUANDO UN CIERTO NUMERO DE ITERACIONES HAN SIDO COMPLETADAS. ESTO CREA UNA INSTRUCCION CONDICIONAL DERIVADA EN EL PROGRAMA DEL SISTEMA DE PROCESAMIENTO DE SEÑALES.
METODO DE GESTION DE DATOS EN UNA LIBRERIA DE MEMORIA.
(01/03/1995) METODO PARA GESTIONAR DATOS EN UNA LIBRERIA DE MEMORIA, Y JERARQUIA DE ALMACENAMIENTO DE DATOS ADECUADA AL MISMO. LA JERARQUIA DE ALMACENAMIENTO DE DATOS INCLUYE UNA LIBRERIA OPTICA Y UNA ESTANTERIA DE MANEJO MANUAL. LA LIBRERIA OPTICA INCLUYE AL MENOS UNA UNIDAD DE DISCO OPTICO Y UNA PLURALIDAD DE CELDAS PARA EL ALMACENAMIENTO DE LOS DISCOS OPTICOS. LA LIBRERIA OPTICA INCLUYE ASIMISMO UN ELEMENTO PARA TRANSFERIR LOS DISCOS OPTICOS DE LAS CELDAS A LAS UNIDADES DE DISCO OPTICAS EN LA LIBRERIA. EL PROCESADOR PRINCIPAL, TRAS DETERMINAR LOS DATOS A ALMACENAR, ES REQUERIDO PARA SU ALMACENAMIENTO EN LA LIBRERIA OPTICA, PRIMERO COMPRUEBA PARA DETERMINAR SI LOS DISCOS QUE ESTAN EN LA LIBRERIA OPTICA TIENEN CAPACIDAD PARA EL ALMACENAMIENTO DE TALES DATOS. SI EXISTE DICHA CAPACIDAD EN LA LIBRERIA OPTICA NO HAY PROBLEMA Y LOS DATOS SON ALMECANADOS AHI. SI…
APARATO PROCESADOR DE DATOS CON RECEPCION SELECTIVA PREVIA DE INSTRUCCIONES.
(16/01/1995) EN UN MICROCOMPUTADOR QUE CONSTA DE UN MICROPROCESADOR Y UN SUBSISTEMA OCULTO Y QUE PUEDE HACERSE FUNCIONAR EN UN MODO DE CANALIZACION, EXISTE UNA INCOMPATIBILIDAD POTENCIAL ENTRE LAS OPERACIONES DE CANALIZACION Y EL DIMENSIONAMIENTO DINAMICO DEL BUS YA QUE EL SUBSISTEMA OCULTO OPERA CON UNA LONGITUD FIJA DE DATOS Y EL DIMENSIONAMIENTO DINAMICO DEL BUS PERMITE QUE EL SISTEMA OPERE CON DISPOSITIVOS DE DISTINTAS LONGITUDES DE DATOS. ESTA INCOMPATIBILIDAD SE SUPERA POR EL PRESENTE SISTEMA DEFINIENDO CIERTAS DIRECCIONES COMO DIRECCIONES OCULTABLES Y OTRAS DIRECCIONES COMO DIRECCIONES NO OCULTABLES Y ASEGURANDO QUE NO SE OCULTAN LAS DIRECCIONES DE LOS DISPOSITIVOS DE LONGITUDUD DE DATOS DISTINTA A LA DE LOS DATOS OCULTOS. UN DECODIFICADOR DE DIRECCION PROPORCIONA UNA SEÑAL DE CONTROL QUE INDICA SI LA DIRECCION GENERADA…
DISPOSITIVO DE ACELERACION DESDE EL ACCESO A MEMORIA EN UN SISTEMA INFORMATICO.
(16/11/1994). Solicitante/s: BULL S.A.. Inventor/es: VALLET, PHILIPPE, DUCOUSSO, LAURENT.
EL INVENTO SE SITUA EN EL CAMPO DE LOS SISTEMAS INFORMATICOS. PARA ACELERAR LOS ACCESOS A MEMORIA, SE UTILIZA UNA MEMORIA RAPIDA DE LECTURA ASOCIATIVA QUE CONTIENE UNOS EXTRACTOS FORMDOS POR UNA DIRECCION E INFORMACION ASOCIADA. CADA EXTRACTO ESTA ASOCIADO A UNA BASCULA DE REFERENCIA (BRFI) CUYO ESTADO SE MODIFICACUANDO SE UTILIZA EL EXTRACTO. EL DISPOSITIVO SEGUN EL INVENTO ESTA CONCEBIDO PARA FUNCIONAR EN DOS FASES DE RELOJ: - DURANTE UNA PRIMERA FASE (CK1), EFECTUA LA COMPARACION (HITI) ENTRE LA DIRECCION A TRADUCIR Y CADA DIRECCION CONTENIDA EN LA MEMORIA RAPIDA, EFECTUA LA EVALUACION DE UN ACONDICION DE STURACION (CL) Y BLOQUEA (CL1) EL RESULTADO DE ESTA EVALUACION; - DURANTE LA SEGUNDA FASE DE REKIH (CK2), PONE AL DIA LOS INDICADORES DE REFERENCIA (RFI) EN FUNCION DE LAS SEÑALES DE COINCIDENCIA (HITI) BLOQUEADOS DURANTE LA PRIMERA FASE (CK1) Y DE LA SEÑAL DE EVALUACION BLOQUEADA (CL1). APLICACION EN ANTEMEMORIAS Y EN LAS TRADUCCIONES DE DIRECCIONES VIRTUALES EN DIRECCIONES REALES.
SISTEMA DE ALMACENAMIENTO.
(16/10/1994). Solicitante/s: FUJITSU LIMITED. Inventor/es: YAMAGUCHI, KAZUE, OSONE, HIDEKI.
SISTEMA DE ALMACENAMIENTO CON VARIAS PUERTAS DE LECTURA A TRAVES DE LAS CUALES LOS DATOS OBTENIDOS DE UN SISTEMA PRINCIPAL DE MEMORIA PUEDEN TRANSFERIRSE INDEPENDIENTEMENTE DEL TIPO DE REQUERIMIENTO DE RECOGIDA DE DATOS. CADA REQUERIMIENTO DE RECOGIDA DE DATOS SALE DE LA PUERTA DE LECTURA DISPONIBLE DURANTE LA OPERACION DE RECOGIDA DE DATOS DE UN REQUERIMIENTO PREVIO DEL MISMO TIPO.
METODO Y APARATO PARA OCULTAR VARIABLES SINCRONIZADAS EN UNA MEMORIA OCULTA INTEGRADA.
(16/10/1994). Solicitante/s: ADVANCED MICRO DEVICES INC.. Inventor/es: BAROR, GIGY.
METODO Y APARATO PARA OCULTAR LAS VARIABLES SINCRONIZADAS EN LAS UNIDADES DE MEMORIA OCULTA UTILIZADAS EN LOS ENTORNOS DE MULTIPROCESO Y/O MULTITAREA. LA INVENCION INCLUYE EL METODO Y EL APARATO PARA EL TRATAMIENTO SELECTIVO DE VARIABLES SINCRONIZADAS COMO OCULTA O NO-OCULTA. EL METODO Y EL APARATO SON CAPACES DE SOPORTAR UNA VELOCIDAD ELEVADA DE DATOS Y LAS APLICACIONES DE PROCESADO, TANTO EN ENTORNOS DE ARQUITECTURA RISC COMO NO-RISC, PUEDEN SER INTEGRADAS EN UN UNICO CHIP PARA PERMITIR UN MEJOR RENDIMIENTO Y UTILIZACION DE LA ESTRUCTURA DEL BUS DEL COMPUTADOR DEBIDO A QUE LA MAYORIA DE LOS ACCESOS A VARIABLES SINCRONIZADAS SON MAS RAPIDOS Y NO APARECEN EN EL BUS DE LA MEMORIA.
APARATO Y METODO PARA REEMPLAZAR UNA PAGINA EN UN SISTEMA DE PROCESO DE DATOS QUE TIENE UNA MEMORIA VIRTUAL.
(01/05/1994) EN UN MULTIPROCESADOR, SISTEMA DE PROCESO DE DATOS MULTIPROGRAMADO QUE EMPLEA DIRECCIONES, APARATO Y METODO VIRTUALES, ESTA PREVISTO PARA SELECCIONAR UNA ESTRUCTURA DE PAGINA EN LA MEMORIA PRINCIPAL A REEMPLAZARSE POR UNA NUEVA PAGINA DE GRUPOS DE SEÑAL LOGICA REQUERIDO POR UN PROCESADOR. AUNQUE UTILIZA UN ALGORITMO EJECUTADO EN UNA SERIE DE DECISIONES LOGICAS DETERMINADAS POR UN PROCEDIMIENTO DE SOFTWARE, EL INVENTO PRESENTE PROPORCIONA UNA INSTRUCCION SENCILLA QUE UTILIZA LAS SEÑALES DE ESTADO INCLUIDAS CON UN DESCRIPTOR DE PAGINA PARA DIRIGIR UNA ENTRADA EN UN CUADRO DE SEÑALES DE ESTADO RESULTANTES. LA RELACION ENTRE LAS SEÑALES DE ESTADO Y LAS ENTRADAS DE CUADRO PONEN EN PRACTICA EL ALGORITMO. EL CUADRO CON ENTRADAS DE SEÑALES DE ESTADO RESULTANTES, SE ASOCIA CON LA INSTRUCCION Y SE ALMACENA…
SISTEMA DE ORDENADOR QUE EMPLEA UNA UNIDAD CENTRAL DE PROCESO QUE TIENE DOS MODOS DE DIRECCIONAMIENTO MUTUAMENTE INCOMPATIBLES.
(16/12/1993). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION. Inventor/es: BEALKOWSKI, RICHARD, DAYAN, RICHARD ALAN, DORIA, DAVID JOSEPH, KINNEAR, SCOTT GERARD, KRANTZ, JEFFREY ISSAC, LIVERMAN, ROBERT BRITTON, SOTOMAYOR, GUY GILWILLIAMS, DONALD DORSEY, VAISKAUCKAS, GARY ANTHONY.
UN SISTEMA DE ORDENADOR Y EL METODO PARA OPERAR UN SISTEMA DE ORDENADOR CAPAZ DE MARCHAR EN MODOS DE DIRECCION PROTEGIDA Y REAL INCOMPATIBLE MUTUAMENTE, EN QUE LOS PROGRAMAS ESCRITOS POR UN MODO PUEDEN SER USADOS EN EL OTRO MODO SIN MODIFICACION. EL BIOS MONTA DOS AREAS DE DATOS COMUNES DIFERENTES PARA LOS DOS MODOS, CAD UNO INCLUYE INDICADORES DE BLOQUEO DEL DISPOSITIVO, INDICADORES DE MESA DE TRANSFERENCIA DE FUNCIONES INDICADORES DE DATOS E INDICADORES DE FUNCIONES. EL AREA DE DATOS COMUNES PARA EL MODO REAL ESTA MONTADO PRIMERO. PARA MANTENER LOS INDICADORES PARA EL AREA DE DATOS COMUNES DEL MODO PROTEGIDO, EL VALOR COMPENSADO DEL AREA DEL MODO REAL ES COPIADA DIRECTAMENTE, Y ENTONCES EL VALOR SELECTOR ES INSERTADO A CUYAS DIRECCIONES FISICAS CORRESPONDE A LOS SEGMENTOS DE LOS INDICADORES CORRESPONDIENTES EN EL AREA DE MODO REAL. EL VALOR SELECTOR SE DERIVA DE UNA MESA DESCRIPTIVA DE SEGMENTOS.
SISTEMA DE ALMACENAMIENTO VIRTUAL PAGINADO.
(01/10/1993) UN SISTEMA DE COMPUTADOR MULTIPROCESADOR QUE INCLUYE UNA MEMORIA PRINCIPAL Y VARIAS UNIDADES CENTRALES DE PROCESOS QUE ESTAN CONECTADAS PARA COMPARTIR LA MEMORIA PRINCIPAL POR MEDIO DE UN BUS COMUN. CADA CPU TIENE UNIDADES DE ALMACENAMIENTO DE INSTRUCCIONES Y DE DATOS, CADA UNA ORGANIZADA EN PAGINAS BASICAS PARA LA COMPLETA COMPATIBILIDAD DE OPERACION CON PROCESOS DEL USUARIO. CADA UNIDAD DE ALMACENAMIENTO INCLUYE UN NUMERO DE MEMORIAS DIRECCIONABLES POR SU CONTENIDO CAM Y MEMORIAS DIRECTAMENTE DIRECCIONABLES RAM ORAGANIZADAS PARA COMBINAR UN MAPA ASOCIATIVO Y DIRECTO DE LOS DATOS O LAS INSTRUCCIONES EN UNA PAGINA BASICA. UNA ENTRADA CAM EN RESPUESTA A UNA DIRECCION…
METODO PARA MANEJAR ERRORES DE SECTOR DE DISCO EN UN CACHE DE DASD.
(01/12/1992). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION. Inventor/es: DIXON, JERRY DUANE, SOTOMAYOR, GUY GIL, JR.
EN UN SISTEMA DE CACHE DE DASD, EN EL CUAL LAS PAGINAS DE LOS SECTORES DE DATOS SON ALMACENADAS LEYENDO EN UN SECTOR DETERMINADO Y BUSCANDO PREVIAMENTE UNA PLURALIDAD DE SECTORES ADYACENTES PARA ACCESOS POSTERIORES, LOS ERRORES EN EL MEDIO DE ALMACENAMIENTO DE DISCO PROVOCAN SEÑALES DE ERROR QUE SERAN GENERADAS. TALES ERRORES SON MANEJADOS ALMACENANDO INDICACIONES DE CUALES SECTORES TIENEN ERRORES Y CUALES NO, Y ACCEDIENDO A DICHAS INDICACIONES EN RESPUESTA A PETICIONES POSTERIORES DE TALES SECTORES. DICHAS INDICACIONES SE ALMACENAN EN CADA PAGINA EN EL CACHE. ADEMAS, SE MANTIENE UN HISTORICO DE LAS PAGINAS Y SECTORES QUE FUERON COLOCADOS EN EL CACHE EN EL PASADO.
SISTEMA DE CONTROL DE MEMORIA BUFFER.
(16/10/1991). Solicitante/s: FUJITSU LIMITED. Inventor/es: TANAKA, TSUTOMU, OINAGA, YUJI.
EL SISTEMA TIENE UNA UNIDAD DE PROCESO , MEMORIA PARA ALMACENAR PARTE DE LA MEMERIA PRINCIPAL , SU FUNCIONAMIENTO PERMITE PASAR EL CONTENIDO DE LA MEMORIA PRINCIPAL A LA MEMORIA BUFFER PARA SER TRANSPASADO A UNIDAD ARITMETICA O A LA UNIDAD CENTRAL DE PROCESO . DURANTE TODA LA OPERACION LA MEMORIA BUFFER ESTA IMPEDIDA DE ASCESO.
METODO Y APARATO PARA DETERMINAR EN UNA COMPUTADORA QUE NUMERO DE PROGRAMAS PERMITEN UTILIZAR UNA MEMORIA DE ACCESO INMEDIATO.
(16/12/1990) METODO Y APARATO PARA DETERMINAR QUE PROGRAMA UTILIZA UNA MEMORIA DE ACCESO INMEDIATO EN UNA COMPUTADORA QUE TRABAJA CON UNA PLURALIDAD DE PROGRAMAS Y QUE TIENE UNA MEMORIA DE ACESSO CONVENCIONAL LENTO (NM) Y UNA MEMORIA DE ACCESO INMEDIATO, CARACTERIZADA PORQUE: DURANTE EL PERIODO DE EXAMEN QUE SE REGISTRA PARA CADA PROGRAMA, EL NUMERO DE INSTRUCCIONES QUE EL PROGRAMA REQUIERE PARA ACCEDER A LA MEMORIA ES DIVIDIDO POR EL ESPACIO COMPLETO DE LA MEMORIA REQUERIDA POR UN PROGRAMA, LOS COCIENTES FORMADOS SON COMPARADOS ENTRE ELLOS, Y PARA UN PROGRAMA CON ALTO COCIENTE, EL CONTENIDO DE LA MEMORIA ES TRANSFERIDO DESDE EL ACCESO LENTO AL ACCESO RAPIDO. PARA CADA PROGRAMA QUE HAY REGISTRADO CON AYUDA DE ELEMENTOS DE CONTAJE (RF), EL NUMERO DE INSTRUCCIONES REQUERIDAS,…
UN SISTEMA DE TRATAMIENTO DE DATOS.
(16/02/1987). Solicitante/s: HONEYWELL INFORMATION SYSTEMS INC..
SISTEMA DE TRANSMISION DE DATOS. SE COMPONE DE: UNA BARRA COLECTORA 812) QUE ACOPLA A LOS SUBSISTEMAS; UNOS SUBSISTEMAS CENTRALES FORMADOS POR PAREJAS DE SUBSISTEMAS DE UNIDAD CENTRAL Y DE UNIDAD CENTRAL DE TRATAMIENTO (CPU) ACOPLADOS PARA COMPARTIR UN SUBSISTEMA DE ACUMULACION Y E INTERFACES Y ; UNOS SUBSISTEMAS DE MEMORIA CON INTERFACES PARA PERMITIR A LAS UNIDADES , RECIBIR Y TRANSMITIR ORDENES Y UN SUBSISTEMA PERIFERICO CON UNA INTERFACE Y UNA UNIDAD . SE UTILIZA EN ORDENADORES.
UN CONTROLADOR DE ENTRADA-SALIDA DE UNA INSTALACION DE ORDENADOR PARA MULTITUD DE MEMORIAS SERIADAS.
(16/12/1986). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.
CONTROLADOR DE ENTRADA Y SALIDA DE UNA INSTALACION DE ORDENADOR DE VARIAS MEMORIAS SERIADAS. SE COMPONE DE: UNA BARRA COLECTORA DE 9 BITIOS ; UNA INTERFAZ DE DISCO ; DOS BARRAS COLECTORAS DXE 2 BITIOS; UN REGISTRO DE ALMACENAJE DE DISCO FLEXIBLE ; UNA BATERIA COLECTORA DE DISPOSITIVO FORMADO POR DOS BARRAS DE BITIO DE DATOS; UN REGISTRO DE DISCO RIGIDO; UNA MEMORIA COMPENSADORA DE ACCESO DIRECTO (RAM); UN REGISTRO DE COMPENSACION DE 18D1 BITIOS; UNA BARRA COLECTORA DE ACUMULACION CON LAS BARRAS DE UNA BATERIA DE BITIOS; UN REGISTRO DE CANAL CON UN CIRCUITO LOGICO ; UN REGISTRO DE MEMORIA DE ACUMULACION ; UN CONTROLADOS Y ORDENADOR ; UNA BARRA COLECTORA DE CANAL ; UNA MEMORIA DE ACUMULACION.
"UNA DISPOSICION DE SUBSISTEMA DE ALMACENAMIENTO DE DATOS".
(16/04/1983). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.
SUBSISTEMA DE ALMACENAMIENTO DE DATOS. INCLUYE UNA MEMORIA DE OCULTACION , UNA MEMORIA DE APOYO Y UN REGULADOR. EL REGULADOR MANTIENE EN LA MEMORIA DE OCULTACION COPIAS DE UN SUBJUEGO VARIABLE DE LAS INSCRIPCIONES DE LOS REGISTROS CONTENIDAS EN LA MEMORIA DE APOYO, EN UNION DE UN REPERTORIO PARA LOCALIZARLAS. SE OBSERVA UN PROTOCOLO DE FRAGMENTACION POR MEDIO DE UN MECANISMO DE FRAGMENTACION . LA MEMORIA DE APOYO ES MODULAR, CON DISCONTINUIDAD FUNCIONAL ENTRE MODULOS, CADA UNO DE ELLOS CON UNA CAPACIDAD PLURAL DE INSCRIPCION DE REGISTRO. CIERTOS MODULOS, PREFERENTES POR SU CONTENIDO O POR SU REGISTRO PREVISTO, DISPONEN DE UN ACCESO MAS FRECUENTE QUE LOS RESTANTES.
"UNA INSTALACION DE ORDENADOR".
(01/04/1983). Solicitante/s: FUJITSU LIMITED.
SISTEMA DE ORDENADOR O COMPUTADOR CON MEMORIA JERARQUICA, EN PARTICULAR, SISTEMA PARA CONTROLAR EL ACCESO A UNA MEMORIA INTERMEDIA DE CANAL EN UN SISTEMA DE COMPUTADOR. CONSTA DE UNA PLURALIDAD DE CANALES; DE UNA UNIDAD CENTRAL DE TRATAMIENTO; DE UNA UNIDAD DE MEMORIA PRINCIPAL; DE UNA UNIDAD DE CONTROL DE MEMORIA CONECTADA A DICHOS CANALES, A DICHA UNIDAD CENTRAL DE TRATAMIENTO Y A DICHA UNIDAD DE MEMORIA PRINCIPAL PARA CONTROLAR LA TRANSMISION DE DATOS ENTRE DICHOS CANALES, DICHA UNIDAD CENTRAL DE TRATAMIENTO Y DICHA UNIDAD DE MEMORIA PRINCIPAL; DE UNA MEMORIA INTERMEDIA DE CANAL; DE UNA PORCION DE ETIQUETA DIVIDIDA EN UNA PLURALIDAD DE CONJUNTOS DE BLOQUES DE LINEAS DE ETIQUETAS; DE MEDIOS DE ACCESO A LOS BLOQUES DE ETIQUETA; Y DE MEDIOS DE COMPARADOR.
"DISPOSITIVO CONTROLADOR DE ENTRADA-SALIDA PARA TRANSFERIR DATOS ENTRE UN ORDENADOR Y UNA PLURALIDAD DE UNIDADES PERIFERICAS DE ALMACENAMIENTO DE DATOS".
(01/03/1983). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.
UNIDAD DE CONTROL DE ORDENADOR Y DISPOSITIVOS PERIFERICOS. PERMITE LA TRANSFERENCIA DE DATOS ENTRE UN ORDENADOR CENTRAL Y UNA PLURALIDAD DE DISPOSITIVOS ANEXOS . COMPRENDE UNA MEMORIA OCULTA , DISPUESTA PARA ALMACENAR BLOQUES DE DATOS QUE DEBEN SER ACCESIBLES DE FORMA INMEDIATA. UNA MEMORIA DICIONAL INCLUYE UNA TABLA DIRECTORIO EN DONDE TODOS LOS DATOS ALMACENADOS EN LA MEMORIA OCULTA ESTAN LISTADOS EN UNA POSICION ORIGINAL. EN CASO DE QUE MAS DE UN BLOQUE DE DATOS DE LA MEMORIA OCULTA TENGA LA MISMA POSICION ORIGINAL, SE FORMA UNA CADENA DE CONFLICTO DE MODO QUE LA COMPROBACION DEL CONTENIDO DE LA MEMORIA OCULTA PUEDA REALIZARSE DE FORMA RAPIDA Y SIMPLE.