CIP-2021 : G06F 9/30 : Disposiciones para ejecutar instrucciones de máquinas, p. ej.

decodificación de instrucciones (para ejecutar microinstrucciones G06F 9/22).

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G FISICA.

G06 CALCULO; CONTEO.

G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N).

G06F 9/00 Disposiciones para el control por programa, p. ej. unidades de control (control por programa para dispositivos periféricos G06F 13/10).

G06F 9/30 · · Disposiciones para ejecutar instrucciones de máquinas, p. ej. decodificación de instrucciones (para ejecutar microinstrucciones G06F 9/22).

CIP2021: Invenciones publicadas en esta sección.

ORDENADOR DE ARQUITECTURA HARVARD SUPERESCALAR MASIVAMENTE MULTIPLEXADO.

(16/10/2000) SE PRESENTA UNA UNIDAD CENTRAL DE PROCESAMIENTO (CPU) MASIVAMENTE MULTIPLEXADO QUE TIENE UNA PLURALIDAD DE CIRCUITOS COMPUTACIONALES INDEPENDIENTES, UN BUS DE RESULTADOS INTERNOS SEPARADO PARA TRANSMITIR LA SALIDA RESULTANTE DE CADA UNO DE ESTOS CIRCUITOS COMPUTACIONALES, Y UNA PLURALIDAD DE REGISTROS DE PROPOSITO GENERAL ACOPLADOS A CADA UNO DE LOS CIRCUITOS COMPUTACIONALES. CADA UNO DE LOS REGISTROS DE PROPOSITOS GENERAL TIENEN PUERTOS DE ENTRADA MULTIPLEXADOS QUE ESTAN CONECTADOS A CADA UNO DE LOS BUSES DE RESULTADOS. CADA UNO DE LOS REGISTROS DE PROPOSITO GENERAL TAMBIEN TIENE UN PUERTO DE SALIDA QUE ESTA CONECTADO A UN PUERTO DE ENTRADA MULTIPLEXADO DE AL MENOS UNO DE LOS CIRCUITOS COMPUTACIONALES. CADA UNO DE LOS CIRCUITOS COMPUTACIONALES ESTA DEDICADO A AL MENOS UNA FUNCION MATEMATICA UNICA, Y AL MENOS UNO DE LOS CIRCUITOS…

SISTEMA INFORMATICO.

(16/07/2000) EN UN SISTEMA DE ORDENADOR CON UN PROCESADOR RISC QUE UTILIZA INSTRUCCIONES DE 32 BITS, CIERTAS INSTRUCCIONES SE ALMACENAN EN FORMA COMPRIMIDA DE 16 BITS Y SE EXPANDEN PARA SU USO POR EL PROCESADOR, REDUCIENDO EL TIEMPO DE ACCESO. UNA INSTRUCCION ES EXTRAIDA DE LA MEMORIA (POR MEDIO DEL BUS ) POR MEDIO DE UN CONJUNTO DE MEMORIAS INTERMEDIAS (11-1 A 11-4) QUE SON CARGADAS SECUENCIALMENTE CON PALABRAS DE 8 O DE 16 BITS. EL FORMATO DE LAS INSTRUCCIONES INCLUYE UN CAMPO DE CONDICION EN SU PRIMERA PALABRA, QUE DEFINE LA CONDICION PARA EJECUTAR LA INSTRUCCION. UN CODIGO NV (=NEVER) EN ESE CAMPO INDICA QUE LA INSTRUCCION NO SE VA A EJECUTAR; ESTE CODIGO (QUE NO SE UTILIZA NORMALMENTE) SE UTILIZA…

DECODIFICADOR DE INSTRUCCIONES.

(16/05/2000) UN MICROPROCESADOR SUPERESCALAR QUE LLEVA A CABO OPERACIONES EN BASE A UNA PLURALIDAD DE INSTRUCCIONES EN CADA UNA DE SUS ETAPAS DE BUSQUEDA, DECODIFICACION, EJECUCION Y REESCRITURA. PARA SOPORTAR TALES OPERACIONES, EL MICROPROCESADOR SUPERESCALAR INCLUYE UN EQUIPO DE ENVIO QUE INCLUYE UNA CACHE DE INSTRUCCIONES PARA LA BUSQUEDA DE BLOQUES DE INSTRUCCIONES QUE INCLUYEN UNA PLURALIDAD DE INSTRUCCIONES Y UN DECODIFICADOR DE INSTRUCCIONES QUE DECODIFICA Y ENVIA LAS INSTRUCCIONES A UNAS UNIDADES FUNCIONALES PARA SU EJECUCION. EL DECODIFICADOR DE INSTRUCCIONES APLICA CRITERIOS DE ENVIO A LAS INSTRUCCIONES SELECCIONADAS DE CADA UNO DE LOS BLOQUES…

PREPROCESADOR COMPUESTO PARA ANTEMEMORIA.

(16/04/2000) SE DESCRIBE UN SISTEMA INFORMATICO DIGITAL CAPAZ DE PROCESAR DOS O MAS INSTRUCCIONES DE ORDENADOR EN PARALELO Y TENIENDO UNA UNIDAD DE MEMORIA CACHE PARA ALMACENAR TEMPORALMENTE INSTRUCCIONES DEL ORDENADOR A NIVEL DE MAQUINA EN SU RECORRIDO DESDE UNA UNIDAD DE MEMORIA DE UN NIVEL MAYOR DEL SISTEMA INFORMATICO A LAS UNIDADES FUNCIONALES QUE PROCESAN LAS INSTRUCCIONES. EL SISTEMA INFORMATICO INCLUYE UNA UNIDAD DE INSTRUCCIONES DE EJECUCION SIMULTANEA SITUADA INTERMEDIA DE LA UNIDAD DE MEMORIA DE ALTO NIVEL Y LA UNIDAD DE MEMORIA CACHE, PARA ANALIZAR LAS INSTRUCCIONES Y GENERAR PARA CADA INSTRUCCION UNA INFORMACION SIMULTANEA…

DESCODIFICADOR DE INSTRUCCIONES MULTIPLES.

(16/07/1999) SE DESCRIBE UN DESCODIFICADOR DE INSTRUCCIONES MULTIPLES QUE UTILIZA ARBITRAJE PARA DISMINUIR CONFLICTOS DE PUERTOS PARA PUERTOS DE LECTURA DISPONIBLES M POR OPERANDOS DE REGISTRO N, DONDE M ES MENOR QUE N. EN PARTICULAR, EL DESCODIFICADOR DE INSTRUCCIONES MULTIPLES INCLUYE UN CERROJO O BLOQUEO DE ENTRADA PARA RECIBIR UNA PLURALIDAD DE INSTRUCCIONES LOGICAS, DONDE LA PLURALIDAD DE INSTRUCCIONES LOGICAS INCLUYEN IDENTIFICADORES DE OPERANDOS DE REGISTRO B; LOGICA DE ARBITRAJE ACOPLADA AL CERROJO O BLOQUEO DE ENTRADA PARA ARBITRAR CONFLICTOS DE PUERTOS DE LECTURA MEDIANTE LOS IDENTIFICADORES DE OPERANDOS DE REGISTRO N, PARA PUERTOS DE LECTURA DISPONIBLES DE M (DONDE M ES MENOR QUE N), BASADA EN LOS DATOS…

METODO Y APARATO PARA EJECUTAR DOS SECUENCIAS DE INSTRUCCIONES EN UN ORDEN PREDETERMINADO.

(01/03/1989) UN SISTEMA DE TRATAMIENTO DE DATOS EJECUTA DOS SECUENCIAS DE INSTRUCCIONES EN UN ORDEN PREDETERMINADO. LAS EJECUCIONES INCLUYEN LA SELECCION DE INSTRUCCIONES DE LECTURA/ESCRITURA QUE CONTIENEN DIRECCIONES DE LECTURA/ESCRITURA. CON AYUDA DE LAS INSTRUCCIONES, UNA MEMORIA SEPARADA ASIGNADA A LA SECUENCIA RESPECTIVA ES ACTIVADA PARA LA LECTURA/ESCRITURA DE INFORMACION DE DATOS. LAS MEMORIAS SEPARADAS SON ACTUALIZADAS MUTUAMENTE CON RESPECTO AL ORDEN Y A LAS INSTRUCCIONES DE ESCRITURA . DURANTE LA EJECUCION DE LA SECUENCIA QUE ES SEGUNDA DEBIDO AL ORDEN, SE USA INFORMACION DE DATOS QUE NO ESTA GARANTIZADA DE ANTEMANO EN CUANTO A SU INDEPENDENCIA DE LA INFORMACION DE DATOS OBTENIDA DURANTE LA EJECUCION DE LA SECUENCIA QUE…

UN METODO Y UN APARATO PARA EJECUTAR DOS SECUENCIAS DE INSTRUCCIONES EN UN ORDEN DETERMINADO ANTICIPADAMENTE.

(01/03/1989) UN SISTEMA DE TRATAMIENTO DE DATOS EJECUTA DOS SECUENCIAS DE INSTRUCCIONES EN UN ORDEN PREVIAMENTE DETERMINADO. LAS EJECUCIONES INCLUYEN LA SELECCION DE INSTRUCCIONES DE LECTURA/INSCRIPCION QUE CONTIENE DIRECCIONES DE LECTURA/INSCRIPCION. CON LA AYUDA DE LAS INSTRUCCIONES, SE ACTIVA UNA MEMORIA PRINCIPAL COMUN A AMBAS SECUENCIA PARA LA LECTURA E INSCRIPCION DE INFORMACION DE DATOS. DURANTE LA EJECUCION DE LA SECUENCIA QUE ESTA EN SEGUNDO LUGAR DEBIDO AL ORDEN ESTABLECIDO, SE UTILIZA INFORMACION DE DATOS DE LA QUE NO EXISTE GARANTIA ANTICIPADAMENTE DE QUE SEA INDEPENDIENTE DE LA INFORMACION DE DATOS OBTENIDA DURANTE LA EJECUCION DE LA SECUENCIA QUE OCUPA EL PRIMER LUGAR DEBIDO AL ORDEN ESTABLECIDO. SE CONSIGUE UNA CAPACIDAD…

UNA MEMORIA ELECTRONICA DE PEQUEÑA CAPACIDAD PARA USARSE EN UNA UNIDAD CENTRAL DE PROCESO.

(16/10/1985) UN SISTEMA DE TRATAMIENTO DE DATOS. TIENE UNA UNIDAD CENTRAL DE TRATAMIENTO (CPU) CAPAZ DE EJECUTAR INSTRUCCIONES DE PROGRAMA DE ARITMETICA BINARIA Y DECIMAL. LA UNIDAD DE CPU INCLUYE UN MICROPROCESADOR QUE EJECUTA LAS INSTRUCCIONES DE PROGRAMA DE ARITMETICA BINARIA BAJO CONTROL DE SOPORTE LOGICO INALTERABLE. LA UNIDAD CPU INCLUYE TAMBIEN CIRCUITOS LOGICOS DE INSTRUCCION COMERCIAL QUE SE UTILIZAN EN COMBINACION CON EL MICROPROCESADOR PARA EJECUTAR OPERACIONES ARITMETICAS DECIMALES. LOS CIRCUITOS LOGICOS DE INSTRUCCION COMERCIAL FUNCIONAN TAMBIEN BAJO CONTROL DE SOPORTE LOGICO INALTERABLE ESTANDO CONTROLADO EL DIRECCIONAMIENTO DE LAS MICROINSTRUCCIONES…

UNA DISPOSICION DE ARQUITECTURA DE LINEA GENERAL INTERNA PARA UNA INSTALACION DE CALCULO ELECTRONICO DIGITAL DE ALTA VELOCIDAD.

(16/10/1985). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.

ARQUITECTURA DE LINEA GENERAL INTERNA PARA PROCESADOR. LA ARQUITECTURA DEL MECANISMO DE LINEA GENERAL INTERNA DEFINE UN FORMATO DE INSTRUCCIONES DE LINEA GENERAL QUE ESPECIFICA LA UNIDAD DE LINEA GENERAL QUE SE ESTA SOLICITANDO, Y DATOS SUFICIENTES PARA ESPECIFICAR LOS OPERANDOS NECESARIOS PARA REALIZAR LAS INSTRUCCIONES SOLICITADAS. SE CREAN DOS CLASES BASICAS DE INSTRUCCIONES, UNA EN LA QUE EL PROCESADOR CENTRAL ESPERA HASTA QUE SE REALIZA UNA OPERACION SOLICITADA, Y OTRA EN LA CUAL DICHO PROCESADOR EMITE UNA INSTRUCCION PARA UNA UNIDAD DE LINEA GENERAL Y CONTINUA EJECUTANDO INSTRUCCIONES ADICIONALES EN PARALELO CON LA OPERACION DE LA UNIDAD DE LINEA GENERAL.

UNA DISPOSICION, EN LA UNIDAD DE CONTROL DE UN ORDENADOR CONTROLADO POR MICROPROGRAMA, PARA LA EJECUCION, CONTROLADA DIRECTAMENTE POR DISPOSITIVO, DE INSTRUCCIONES PARTICULARES.

(16/05/1984). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.

DISPOSICION PARA LA EJECUCION DE FUNCIONES PARTICULARES, BAJO CONTROL DIRECTO POR DISPOSITIVOS FISICOS, EN EL PROCESADOR DE UN ORDENADOR CONTROLADO POR MICROPROGRAMA.LA DISPOSICION COMPRENDE UN CIRCUITO DE RETENCION DE MODO QDE FUNCIONAMIENTO, QUE INDICA EL DECODIFICADOR DE INSTRUCCIONES SI HAN DE EJECUTARSE INTRUCCIONES DE MICROPROGRAMA O MACROINSTRUCCIONES CONTROLADAS DIRECTAMENTE. LAS INSTRUCCIONES DE MICROPROGRAMA SON EJECUTADAS DE MODO USUAL. PARA LA EJECUCION DE LAS MACROINSTRUCCIONES, LA MEMORIA DE CONTROL DEL ORDENADOR, CON EL DECODIFICADOR DE CODIGOS DE OPERACIONCOMO DIRECCION, SUMINISTRA UNA O VARIAS PALABRAS DE CONTROL. ESTAS COMPRENDEN BITIOS DE CONTROL INDIVIDUALES, CADA UNO DE LOS CUALES CONTROLA DIRECTAMENTE UNA FUNCION DE DISPOSITIVOS FISICOS.

SISTEMA DE PROCESO DE CONTROL DE REGISTRO.

(16/05/1984). Solicitante/s: FUJITSU LIMITED.

SISTEMA DE PROCESO DE CONTROL DE REGISTRO.INCLUYE: UNO O VARIOS REGISTROS REALES SITUADOS EN LA UNIDAD DE PROCESO; UN REGISTRO VIRTUAL QUE CORRESPONDE CON UNA RELACION DE 1:1 A DICHO REGISTRO REAL DISPUESTO EN LA MEMORIA; Y UN REGISTRO VIRTUAL QUE NO CORRESPONDE A DICHO REGISTRO REAL; UN DISPOSITIVO PARA DETECTAR LA INSTRUCCION DE CARGA O LA INTRUDCCINSTRUCCION DE ALMACENAMIENTO DE LOS REGISTROS; UN DISPOSITIVO PARA ESCRIBIR EL MISMO CONTENIDO EN AMBOS REGISTROS REAL Y VIRTUAL EN RESPUESTA A LA DETECCION DE LA INSTRUCCION DE CARGA; Y UN DISPOSITIVO PARA EFECTUAR LA LECTURASOLO A PARTIR DE DICHO REGISTRO VIRTUAL EN RESPUESTA A LA DETECCION DE UNA INSTRUCCION DE ALMACENAMIENTO.

"APARATO PERFECCIONADO DE TRATAMIENTO DE DATOS".

(01/06/1983). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.

ARQUITECTURA DE ORDENADOR. LA ARQUITECTURA PERMITE LLAMADAS DE PROGRAMA ENTRE SEGMENTOS CON ASIGNACION SELECTIVA DE SEGMENTOS DE DATOS DE LONGITUDES VARIABLES. EL PROGRAMA QUE EMITE LA LLAMADA CONTROLA LA ASIGNACION SELECTIVA DE SEGMENTOS AL PROGRAMA OBJETO DE LA LLAMADA, INDISTINTAMENTE A PARTIR DE SUS PROPIOS SEGMENTOS ASIGNADOS O, BAJO SU CONTROL, PUEDEN GENERARSE NUEVOS SEGMENTOS, PERO EL PROGRAMA OBJETO DE LLAMADA PUEDE UTILIZARSE PARA CONTROLAR LAS LONGITUDES DE LOS SEGMENTOS QUE ESTAN SIENDO ASIGNADOS. DE ESTE MODO, LAS LLAMADAS RECURSIVAS AL MISMO PROGRAMA NO PUEDEN AFECTAR A LA FUNCION O DATOS DE OTROS PROGRAMAS O DEL MISMO PROGRAMA EN UNA LLAMADA ANTERIOR. TAMBIEN LA ASIGNACION DE SEGMENTOS DE DATOS PUEDE POSPONERSE HASTA LA EJECUCION, OBTENIENDOSE COMO RESULTADO UNA EJECUCION MAS FLEXIBLE DE PROGRAMAS ESCRITOS SIN CONOCIMIENTO DE LOS DETALLES DE OTROS PROGRAMAS DE EJECUCION SIMULTANEA.

PERFECCIONAMIENTOS EN SISTEMAS DE PROCESOS DE DATOS.

(01/07/1981). Solicitante/s: PLESSEY OVERSEAS LIMITED.

SISTEMA DE DIRECCIONAMIENTO DE REGISTRADORES INTERNOS EN UNIDADES DE PROCESO DE DATOS. EL CONJUNTO CONSTA DE UNIDADES PROCESADORAS (CPU1, CPU2) ENLAZADAS CON MODULOS DE ALMACENAMIENTO (ATA, STB, STC), A TRAVES DE SUS RESPECTIVAS UNIDADES DE ACCESO (SAUA, SAUB, SAUC) Y EQUIPOS PERIFERICOS (PE) CON SUS UNIDADES DE ACCESO (PAUN). CUANDO LA UNIDAD PROCESADORA (CPU1, CPU2) BUSCA UNA INFORMACION, TRANSMITE, POR EL CONDUCTOR COMUN (CB1, CB2) UNA INFORMACION QUE CONSTA DE UN CAMPO DE DIRECCION PARA LA UNIDAD REQUERIDA, QUE SE RECOGEN EN LA UNIDAD DE ACCESO CORRESPONDIENTE (SAUA, SAUB, SAUC), Y OTRO CAMPO DE DIRECCION PARA LA INFORMACION BUSCADA DENTRO DEL MODULO DE ALMACENAMIENTO (STA, STB, STC) ELEGIDO.

PERFECCIONAMIENTOS EN UNA UNIDAD CENTRAL PARA SISTEMAS DE PROCESOS DE DATOS CPU.

(01/08/1980) Perfeccionamientos en una unidad central para sistema de procesos de designado para ejecutar un programa de instrucciones almacenadas a través de una secuencia de ciclos de instrucciones, cuyo CPU (unidad central de procesos) está destinado a recibir una instrucción durante la fase de extracción de la instrucción de un ciclo de instrucción, y en respuesta a la instrucción, realizar durante la fase de ejecución del dato del ciclo de instrucción una operación del procesador en un dato almacenado especificado por la instrucción, comprendiendo la instrucción almacenada una parte de opcódigo y una parte de dirección o localización, comprendiendo el CPU un registrador de instrucciones para recibir la parte de opcódigo de la instrucción durante la fase de extracción de la instrucción…

UN APARATO DE TRATAMIENTO DE DATOS.

(01/07/1980). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.

Un aparato de tratamiento de datos, que comprende: primeros medios para realizar operaciones aritméticas y lógicas sobre palabras de bitios múltiples; medios de acumulador para almacenar la salida de dichos primeros medios aritméticos y lógicos; segundos medios para realizar operaciones aritméticas y lógicas sobre palabras de bitio único; medios de almacenamiento para almacenar palabras de datos de bitios múltiples; y medios de direccionamiento para transmitir palabras de datos desde una porción común de dichos medios de almacenamiento selectivamente a dichos primeros medios en un modo de bitios múltiples y a dichos segundo medios en un modo de bitio único.

UN MECANISMO DE RETENCION DEL CONTROL PROGRAMABLE.

(16/01/1980) Un mecanismo de retención de control programable en un sistema de tratamiento de datos que incluye diversos elementos de flujo de datos para tratar señales de datos, un equipo de memoria para almacenar instrucciones y datos, un registro de instrucciones para recibir instrucciones almacenadas del equipo de memoria, y circuitos de control acoplados al registro de instrucciones para controlar los elementos de flujo de datos y la lectura de instrucciones del equipo de memoria, caracterizado porque dicho mecanismo de retención de control programable comprende : al menos un circuito de retención que tiene una entrada de datos para recibir una señal de datos binarios,…

UNA DISPOSICION DE ACCESO A ALMACENAJE PARA LA MEMORIA PRINCIPAL DE UN SISTEMA DE TRATAMIENTO DE DATOS QUE TIENE POR LO MENOS UN ORDENADOR.

(01/03/1978). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.

Resumen no disponible.

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