CIP-2021 : G11C 11/4094 : Circuitos de control o de gestión de líneas de bits.
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Notas[n] desde G11C 11/02 hasta G11C 11/54:
G FISICA.
G11 REGISTRO DE LA INFORMACION.
G11C MEMORIAS ESTATICAS (dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/11597).
G11C 11/00 Memorias digitales caracterizadas por la utilización de elementos de almacenamiento eléctricos o magnéticos particulares; Elementos de almacenamiento correspondientes (G11C 14/00 - G11C 21/00 tienen prioridad).
G11C 11/4094 · · · · · · · · Circuitos de control o de gestión de líneas de bits.
CIP2021: Invenciones publicadas en esta sección.
Dispositivos de memoria y procedimientos de operación de los mismos.
(04/12/2019) Un dispositivo de memoria, siendo el dispositivo de memoria una memoria dinámica de acceso aleatorio, DRAM, y que comprende:
una matriz de memoria que incluye un primer grupo de células de memoria y un segundo grupo de células de memoria acopladas a una pluralidad de líneas de bits y una pluralidad de líneas de palabras;
una pluralidad de circuitos de los amplificadores de detección acoplados a la pluralidad de líneas de bits, en el que cada circuito del amplificador de detección incluye un amplificador de detección y está configurado para detectar y amplificar una diferencia de tensión entre dos de las líneas de bits acopladas a…
Procedimiento y aparato para reducir la corriente de fugas en formaciones de memoria.
(28/09/2016). Solicitante/s: QUALCOMM INCORPORATED. Inventor/es: JUNG,CHANG HO, CHEN,NAN, CHEN,ZHIQIN.
Un circuito integrado que comprende:
una formación de memoria que comprende una pluralidad de filas y una pluralidad de columnas de celdas de memoria ;
una pluralidad de líneas de bits acopladas a la pluralidad de columnas de celdas de memoria, teniendo las líneas de bits vías desconectadas a una fuente de alimentación durante una modalidad de espera para la formación de memoria; y
caracterizado por:
al menos un interruptor de cabecera acoplado entre la fuente de alimentación y la formación de memoria, estando el al menos un interruptor de cabecera, durante la modalidad de espera, encendido o apagado, en función de si se desea o no la retención de datos por parte de las celdas de memoria.
PDF original: ES-2605176_T3.pdf