(29/04/2020) Un multiplexor de cambio de nivel , que comprende: un primer circuito de reducción de tensión acoplado a un primer nodo y que tiene una primera y una segunda entrada, donde el primer circuito de reducción de tensión está configurado para seleccionar una de las primera y segunda entradas en base a una o más señales de selección, para reducir la tensión del primer nodo si se selecciona la primera entrada y se lleva a un primer estado, y para reducir la tensión del primer nodo si se selecciona la segunda entrada y se lleva a un segundo estado; un segundo circuito de reducción de tensión acoplado a un segundo nodo y que tiene una tercera y una cuarta entrada, donde el segundo circuito de reducción de tensión está configurado para…

(29/03/2019) Un dispositivo de baja potencia, que comprende: una ruta de reloj para propagar una señal de reloj, en el que la ruta de reloj incluye una pluralidad de transistores; una fuente de reloj configurada para generar la señal de reloj, teniendo la señal de reloj un estado alto correspondiente a un voltaje alto que está por encima de los voltajes umbral de los transistores en la ruta de reloj ; una ruta de datos para propagar una señal de datos, en el que la ruta de datos incluye una pluralidad de transistores; una fuente de datos configurada para generar la señal de datos, teniendo la señal de datos un estado alto correspondiente a un voltaje bajo que está por debajo de los voltajes umbral de los transistores en la ruta de datos ; y …

(01/07/2004) PARA CONMUTAR ALTAS TENSIONES POSITIVAS O NEGATIVAS EN UNA CONEXION DE SALIDA (A) DE UN CIRCUITO, ES PRECISO DISPONER EN SERIE UN PRIMER TRANSISTOR DE CANAL P (P1) Y UN PRIMER TRANSISTOR DE CANAL N (N1) ENTRE LAS CONEXIONES (VH1, VL1) PARA ESTAS DOS TENSIONES. LAS PUERTAS DE LOS DOS TRANSISTORES SE UNEN A UNA PRIMERA Y A UNA TERCERA CONEXION DE ENTRADA (E1, E3) POR LOS CAMINOS DE CARGA RESPECTIVOS DE TRANSISTORES DE TIPO DE CONDUCCION DIFERENTE (N2, P3). LAS PUERTAS DE ESTOS TRANSISTORES SE UNEN CON UNA SEGUNDA O EN SU CASO UNA CUARTA CONEXION DE ENTRADA (E2, E4). EL PRIMER TRANSISTOR DE CANAL P Y EL PRIMERO DE CANAL N (P1, N1) PUEDEN SER BLOQUEADOS POR LOS CAMINOS DE CARGA DE LOS TRANSISTORES DEL MISMO TIPO CORRESPONDIENTES (P2, N3), ENTRE SUS CONEXIONES DE PUERTA Y LAS CONEXIONES DEL POTENCIAL ALTO POSITIVO O ALTO NEGATIVO (VH1,…

(16/11/1995) UNA FAMILIA DE CIRCUITOS LOGICOS PARALELOS DE ENTRADA LOGICA COMPLEMENTARIA (CLIP), DE BAJA CAPACITANCIA Y ALTA VELOCIDAD QUE INCLUYE UNA ETAPA DE EXCITACION POR FET , UN INVERSOR DE FET Y POR LO MENOS UN FET DE COMPUERTA (13A-13B). LAS DIMENSIONES DEL FET DE COMPUERTA SE CONTROLAN RESPECTO A LAS DIMENSIONES DE LOS FETS DE ETAPA DE EXCITACION (11A-11F) PARA OBTENER UN CIRCUITO LOGICO DE ALTA VELOCIDAD. PUEDE HABER CIRCUITOS LOGICOS CLIP AND Y OR. SE PUEDE OBTENER UN CIRCUITO LOGICO CLIP TEMPORIZADO SI SE AÑADE UN FET TEMPORIZADOR. TAMBIEN SE PUEDE OBTENER UN CIRCUITO LOGICO CLIP TEMPORIZADO INVERTIDO SI SE AÑADE UN FET INVERSOR. EN EL CIRCUITO LOGICO CLIP TEMPORIZADO, INVERTIDO, LA SALIDA DE COMPUERTA SE INVIERTE DE TAL MODO QUE NO PUEDA CAMBIAR DURANTE EL PERIODO DE RELOJ INDEPENDIENTEMENTE DE LOS CAMBIOS QUE SE PRODUZCAN EN LAS ENTRADAS…