(23/10/2013) Una memoria dinámica de acceso aleatorio (DRAM) que tiene una operación de actualización automática,caracterizado por: un circuito predecodificador para proporcionar una dirección decodificada previamente en respuesta a unadirección de fila lógica en una operación normal, el circuito predecodificador se deshabilita en un modo deoperación de descanso; un circuito pre-decodificador de baja energía para proporcionar la dirección pre-codificada en respuesta a ladirección de fila lógica en la operación de actualización automática del modo de operación de descanso; yun decodificador de fila para recibir la dirección pre-codificada y dirigir por lo menos una línea de palabras quecorresponde a la dirección pre-codificada.

(08/08/2013) Un circuito de lógica dependiente de modo para su uso en una memoria de acceso aleatorio dinámica, que comprende: un primer circuito para producir una primera dirección en un modo de funcionamiento de lectura, de escritura o de refresco automático, estando el primer circuito deshabilitado en un modo de funcionamiento de suspensión; un segundo circuito lógicamente idéntico al primer circuito para producir una segunda dirección en el modo de funcionamiento de suspensión, consumiendo el segundo circuito menos potencia que el primer circuito; y un selector para recibir la primera dirección y la segunda dirección, pasando el selector la primera…