MEMORIA MAGNETORRESISTIVA POR PAR DE TRANSFERENCIA DE ESPÍN DE ACCESO ALEATORIO Y PROCEDIMIENTOS DE DISEÑO.

Memoria magnetorresistiva por par de transferencia de espín de acceso aleatorio y procedimientos de diseño Reivindicación de prioridad a tenor de 35 U.S.C. §119 La presente solicitud de patente reivindica prioridad con respecto a la solicitud provisional nº 60/910.255, titulada SPIN TRANSFER TORQUE MAGNETORESISTIVE RANDOM ACCESS MEMORY WITH REDUCED READ VOLTAGE, presentada el 5 de abril de 2007. Campo de la revelación Las realizaciones de la invención versan acerca de la memoria de acceso aleatorio (RAM). Más en particular, las realizaciones de la invención versan acerca de la memoria magnetorresistiva por par de transferencia de espín de acceso aleatorio (STT-MRAM). Antecedentes La memoria de acceso aleatorio (RAM) es un componente omnipresente de las arquitecturas digitales modernas. La RAM puede consistir en dispositivos dedicados o puede estar integrada o incorporada dentro de dispositivos que usan la RAM, como microprocesadores, microcontroladores, circuitos integrados para aplicaciones específicas (ASIC), dispositivos de integración de sistema en un chip (SoC) y otros dispositivos similares, como será apreciado por los expertos en la técnica. La RAM puede ser volátil o no volátil. La RAM volátil pierde su información almacenada cada vez que se quita la alimentación eléctrica. La RAM no volátil puede mantener su contenido de memoria aunque se quite la alimentación eléctrica de la memoria. Aunque la RAM no volátil tiene ventajas en la capacidad de mantener su contenido sin que se aplique energía eléctrica, la RAM no volátil convencional tiene tiempos de lectura / escritura más lentos que los de la RAM volátil. La memoria magnetorresistiva de acceso aleatorio (MRAM) es una tecnología de memoria no volátil que tiene tiempos de respuesta (lectura / escritura) comparables a los de la memoria volátil. A diferencia de las tecnologías de RAM convencional que almacenan datos como cargas eléctricas o flujos de corriente, la MRAM usa elementos magnéticos. Según se ilustra en las Figuras 1A y 1B, puede formarse un elemento 100 de almacenamiento de unión de túnel magnético (MTJ) a partir de dos capas magnéticas 110 y 130, cada una de las cuales puede mantener un campo magnético, separadas por una capa aislante 120 (barrera túnel). Una de las dos capas (por ejemplo, la capa fijada 110) está configurada con una polaridad particular. La polaridad 132 de la otra capa (por ejemplo, la capa libre 130) está libre de cambiar para igualar la de un campo externo que puede ser aplicado. Un cambio en la polaridad 132 de la capa libre 130 cambiará la resistencia del elemento 100 de almacenamiento de la MTJ. Por ejemplo, cuando se alinean las polaridades, Fig. 1A, existe un estado de baja resistencia. Cuando las polaridades no están alineadas, Fig. 1B, entonces existe un estado de alta resistencia. La ilustración de la MTJ 100 ha sido simplificada y los expertos en la técnica apreciarán que cada capa ilustrada puede comprender una o más capas de materiales, tal como se conoce en la técnica. Con referencia a la Fig. 2A, se ilustra una celda 200 de memoria de una MRAM convencional para una operación de lectura. La celda 200 incluye un transistor 210, una línea 220 de bits, una línea 230 de dígitos y una línea 240 de palabras. La celda 200 puede ser leída midiendo la resistencia eléctrica de la MTJ 100. Por ejemplo, puede seleccionarse una MTJ 100 particular activando un transistor 210 asociado, que puede conmutar la corriente de una línea 220 de bits a través de la MTJ 100. Debido al efecto túnel magnetorresistivo, la resistencia eléctrica de la MTJ 100 cambia en base a la orientación de las polaridades en las dos capas magnéticas (por ejemplo, 110, 130), tal como se expone más arriba. La resistencia dentro de cualquier MTJ 100 particular puede determinarse a partir de la corriente resultante de la polaridad de la capa libre. Convencionalmente, si la capa fijada 110 y la capa libre 130 tienen la misma polaridad, la resistencia es baja y se lee un 0. Si la capa fijada 110 y la capa libre 130 tienen polaridad opuesta, la resistencia es más alta y se lee un 1. Con referencia a la Fig. 2B, la celda 200 de memoria de una MRAM convencional está ilustrada para una operación de escritura. La operación de escritura de la MRAM es una operación magnética. En consecuencia, el transistor 210 está desconectado durante la operación de escritura. La corriente se propaga a través de la línea 220 de bits y la línea 230 de dígitos para establecer campos magnéticos 250 y 260 que pueden afectar a la polaridad de la capa libre de la MTJ 100 y, en consecuencia, al estado lógico de la celda 200. En consecuencia, pueden escribirse y almacenarse datos en la MTJ 100. La MRAM tiene varias características deseables que la hacen candidata para una memoria universal, como alta velocidad, densidad elevado (es decir, tamaño pequeño de la celda de bit), bajo consumo de energía y ninguna degradación con el tiempo. Sin embargo, la MRAM tiene problemas de escalabilidad. Específicamente, a medida que las celdas de bits se hacen menores, los campos magnéticos usados para conmutar el estado de la memoria aumentan. En consecuencia, la densidad de la corriente y el consumo de energía aumentan para proporcionar los mayores campos magnéticos, limitando así la escalabilidad de la MRAM. 2 E08745261 11-01-2012   A diferencia de la MRAM convencional, la memoria magnetorresistiva por par de transferencia de espín de acceso aleatorio (STT-MRAM) usa electrones que se polarizan en su espín a medida que los electrones pasan a través de una película delgada (filtro de espín). La STT-MRAM también es denominada RAM por par de transferencia de espín (STT-RAM), RAM de conmutación de la magnetización por transferencia de torsión de espín (Spin-RAM) y transferencia del momento del espín (SMT-RAM). Durante la operación de escritura, los electrones polarizados por espín ejercen un par en la capa libre, que puede conmutar la polaridad de la capa libre. La operación de lectura es similar a la MRAM convencional, porque se usa una corriente para detectar el estado de resistencia / lógico del elemento de almacenamiento de la MTJ, tal como se ha expuesto en lo que antecede. Según se ilustra en la Fig. 3A, una celda 300 de bit de STT-MRAM incluye la MTJ305, el transistor 310, la línea 320 de bits y la línea 330 de palabras. El transistor 310 se conecta para las operaciones tanto de lectura como de escritura para permitir que la corriente fluya por la MTJ 305 para que el estado lógico pueda ser leído o escrito. Con referencia a la Fig. 3B, se ilustra un diagrama más detallado de una celda 301 de STT-MRAM, para una presentación adicional de las operaciones de lectura / escritura. Además de elementos presentados previamente, como la MTJ 305, el transistor 310, la línea 320 de bits y la línea 330 de palabras, se ilustran una línea fuente 340 un amplificador 350 de sentido, la circuitería 360 de lectura / escritura y la referencia 370 de la línea de bits. Según se expone en lo que antecede, la operación de escritura en una STT-MRAM es eléctrica. La circuitería 360 de lectura / escritura genera una tensión de escritura entre la línea 320 de bits y la línea fuente 340. Dependiendo de la polaridad de la tensión entre la línea 320 de bits y la línea fuente 340, puede cambiar la polaridad de la capa libre de la MTJ 305 y, en consecuencia, puede escribirse el estado lógico a la celda 301. Así mismo, durante una operación de lectura, se genera una corriente de lectura, que fluye entre la línea 320 de bits y la línea fuente 340 a través de la MTJ 305. Cuando se permite que la corriente fluya a través del transistor 310, puede determinarse la resistencia (estado lógico) de la MTJ 305 en base al diferencial de tensión entre la línea 320 de bits y la línea fuente 340, que se compara con una referencia 370 y luego se amplifica con el amplificador 350 de sentido. Los expertos en la técnica apreciarán que la operación y la construcción de la celda 301 de memoria son conocidas en la técnica. Se proporcionan detalles adicionales, por ejemplo, en M. Hosomi, et al., A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM, proceedings of IEDM conference (2005). La operación de escritura eléctrica de la STT-MRAM elimina el problema de escalado debido a la operación de escritura magnética en la MRAM. Además, el diseño del circuito es menos complicado para la STT-MRAM. Sin embargo, dado que se llevan a cabo operaciones tanto de lectura como de escritura haciendo pasar corriente a través de la MTJ 305, existe un potencial de que las operaciones de lectura perturben los datos almacenados en la MTJ 305. Por ejemplo, si la corriente de lectura es similar o mayor en magnitud que el umbral de corriente de escritura, hay entonces una probabilidad sustancial... [Seguir leyendo]

1. Un procedimiento de diseño de una memoria magnetorresistiva por par de transferencia de espín de acceso aleatorio, STT-MRAM, que comprende: la obtención (910) de una curva característica para un transistor (420) de acceso; la determinación (920) de una resistencia de estado0 y una resistencia de estado1 de un elemento de almacenamiento de unión de túnel magnético, MTJ, correspondientes a unos estados primero y segundo de la memoria; la determinación (930) de una tensión de escritura tal que los puntos operativos (612, 622) tanto de las operaciones de escritura del primer estado como del segundo intercepten la curva característica en una región saturada; y la determinación (940) de una tensión de lectura tal que los puntos operativos (532, 542) tanto de las operaciones de lectura del primer estado como del segundo intercepten la curva característica en una región lineal. 2. El procedimiento de la reivindicación 1 que, además, comprende: establecer que una corriente máxima de lectura sea menor que una corriente máxima de escritura. 3. El procedimiento de la reivindicación 2 en el que la corriente máxima de lectura se determina en base a parámetros de variación de proceso, tensión y temperatura, PVT, de al menos una de la resistencia de estado0 de la MTJ, la resistencia de estado1 de la MTJ, la curva característica del transistor (420) de acceso o la tensión de lectura. 4. El procedimiento de la reivindicación 3 en el que la variación de PVT se modela en una pluralidad de celdas de bits en una matriz de memoria. 5. El procedimiento de la reivindicación 2 en el que la corriente mínima de escritura se determina en base a parámetros de variación de proceso, tensión y temperatura, PVT, de al menos una de la resistencia de estado0 de la MTJ, la resistencia de estado1 de la MTJ, la curva característica del transistor (420) de acceso o la tensión de escritura. 6. El procedimiento de la reivindicación 5 en el que la variación de PVT se modela en una pluralidad de celdas de bits en una matriz de memoria. 7. El procedimiento de la reivindicación 5 en el que la tensión de lectura es sustancialmente menor que la tensión de escritura. 8. El procedimiento de la reivindicación 1 en el que está determinado que la tensión de escritura sea una tensión de suministro. 9. El procedimiento de la reivindicación 1 que, además, comprende: la determinación del efecto de las variaciones de proceso, tensión y temperatura, PVT, en una pluralidad de celdas de bits en una matriz de memoria, teniendo cada celda de bit una MTJ con resistencias de estado0 y estado1, un transistor (420) de acceso, una tensión de escritura y una tensión de lectura. 10. El procedimiento de la reivindicación 9 que, además, comprende: el ajuste de al menos una de la resistencia de estado0, la resistencia de estado1, la tensión de escritura o la tensión de lectura en base al efecto determinado de las variaciones de PVT de manera que cada una de la pluralidad de celdas de bits tenga operaciones de escritura que intercepten la curva característica en la región saturada y operaciones de lectura que intercepten la curva característica en una región lineal. 11. Una memoria magnetorresistiva por par de transferencia de espín de acceso aleatorio, STT-MRAM, que tiene una pluralidad de celdas de bits en la que cada celda de bit comprende: un elemento de almacenamiento de unión de túnel magnético, MTJ, que tiene una resistencia de estado0 y una resistencia de estado1, correspondientes a unos estados primero y segundo de la memoria; un transistor (420) de acceso acoplado en serie con la MTJ entre una línea de bits (BL) y una línea fuente (SL), en el que una compuerta del transistor (420) de acceso está acoplada a una línea de palabras (WL); una tensión de suministro (VDD) acoplada a la línea de bits (BL) o la línea de palabras (SL) durante las operaciones de escritura; E08745261 11-01-2012   una tensión de lectura (VR) acoplada a la línea de bits (BL) durante una operación de lectura; la STT-MRAM comprende: un medio para seleccionar una tensión de escritura tal que el transistor (420) de acceso opere en una región de saturación durante las operaciones de escritura; un medio para aplicar una tensión a la compuerta; y está caracterizada porque, además, comprende: un medio para seleccionar la tensión de lectura tal que el transistor (420) de acceso opere en una región lineal durante las operaciones de lectura. 12. La STT-MRAM de la reivindicación 11 en la que la línea fuente (SL) está acoplada a un potencial de tierra durante la operación de lectura. 13. La STT-MRAM de la reivindicación 11 en la que la tensión compuerta-fuente (VGS) del transistor (420) de acceso tiene sustancialmente el mismo valor durante las operaciones de lectura y escritura. 14. La STT-MRAM de la reivindicación 13 en la que la tensión de suministro (VDD) está acoplada a la línea de palabras (WL) tanto en las operaciones de lectura como de escritura. 15. Un medio legible por ordenador que incluye código almacenado en el mismo que, cuando es ejecutado por un ordenador, da como resultado la realización de las etapas del procedimiento de cualquiera de las reivindicaciones 1 a 10. 11 E08745261 11-01-2012   12 E08745261 11-01-2012   13 E08745261 11-01-2012   14 E08745261 11-01-2012   E08745261 11-01-2012   16 E08745261 11-01-2012   17 E08745261 11-01-2012   18 E08745261 11-01-2012   19 E08745261 11-01-2012