TEST DE MEMORIA.

Procedimiento para accionar y/o evaluar memorias (2) con células de memoria (1),

en el cual se forma, para las células de memoria (1), una primera información de test, dependiendo de una paridad variable (VP) asignada a la célula de memoria (1) respectiva, y de un contenido de la célula de memoria (1) respectiva, caracterizado porque en varios ciclos de test: - en cada caso, en una primera fase: - es leído en cada caso un contenido de las células de memoria (1), - para las células de memoria (1), se forma, en cada caso, una primera información de test, dependiendo de la paridad variable asignada a la célula de memoria respectiva (1) y el contenido de la célula de memoria respectiva (1) leído en la primera fase, - se amplían en cada caso las células de memoria (1) con el contenido leído en la primera fase, y se describe la primera información de test, y - en cada caso, en una segunda fase se lee el contenido de las células de memoria (1) para reconocer errores en el procedimiento de direccionamiento, se forma una segunda información de test a partir del contenido leído en la segunda fase teniendo en cuenta la paridad variable, y se compara la segunda información de test con la primera información de test para la célula de memoria respectiva (1) formada en la primera fase, asimismo está prevista una cantidad de ciclos de test correspondiente a una cantidad de bits de dirección (7) de una dirección de memoria representada en forma binaria, y en cada ciclo de test se utiliza, en cada caso, otro bit de dirección (7) para la variación de la paridad variable.

Tipo: Resumen de patente/invención.

Solicitante: SIEMENS AKTIENGESELLSCHAFT.

Nacionalidad solicitante: Alemania.

Dirección: WITTELSBACHERPLATZ 2,80333 MUNCHEN.

Inventor/es: MAYER, FRANK, MERCHANT, KAMAL.

Fecha de Publicación: 16 de Mayo de 2008.

Clasificación PCT:

G06F11/10 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 11/00 Detección de errores; Corrección de errores; Monitorización (detección, corrección o monitorización de errores en el almacenamiento de información basado en el movimiento relativo entre el soporte de registro y el transductor G11B 20/18; monitorización, es decir, supervisión del progreso del registro o reproducción G11B 27/36; en memorias estáticas G11C 29/00). › añadiendo cifras binarias o símbolos especiales a los datos expresados según un código, p. ej. control de paridad, exclusión de los 9 o de los 11.
G06F11/22 G06F 11/00 […] › Detección o localización de hardware defectuoso efectuando pruebas durante las operaciones de espera (standby) o durante los tiempos muertos, p. ej. pruebas de arranque.
G11C29/00 G […] › G11 REGISTRO DE LA INFORMACION. › G11C MEMORIAS ESTATICAS (dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/11597). › Verificación del funcionamiento correcto de memorias; Ensayo de memorias durante su funcionamiento fuera de línea (offline")o en espera ("standby").

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