Sistema y procedimiento para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado.

La invención se refiere a un sistema para detectar un defecto en interconexiones (10a, 10b, 10c, 10d) de gran longitud de un circuito digital avanzado, que comprende al menos un amplificador (20, 21, 22, 23, 24, 25) para disponerse entre dos interconexiones; al menos un elemento inversor; al menos un amplificador (26, 27) para disponerse entre la salida del elemento inversor y una de las interconexiones; al menos un amplificador (28, 29) para disponerse entre la otra interconexión y una de las entradas del elemento inversor; medios para deshabilitar el amplificador de excitación y el amplificador de recepción de las interconexiones; medios para habilitar los amplificadores proporcionados requeridos para generar una trayectoria cerrada a través de dichos amplificadores habilitados, las interconexiones y el elemento inversor, de modo que, en funcionamiento, se produzca una oscilación; medios para obtener la frecuencia de oscilación de las interconexiones; medios para comparar dicha frecuencia obtenida con un valor de referencia; medios para determinar la presencia de un defecto en una de las interconexiones, a partir de la comparación.

Sistema y procedimiento para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado.

La presente invención se refiere a un procedimiento para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado que comprende dos circuitos digitales que están conectados mediante al menos dos interconexiones de gran longitud, cada una de las cuales comprende, en uno de sus extremos, al menos un amplificador para excitar la interconexión de gran longitud, y en el otro de sus extremos, al menos un amplificador para recibir la señal generada por la excitación de la interconexión de gran longitud. Más concretamente, la invención se refiere a un procedimiento para detectar circuitos abiertos y cortocircuitos resistivos en los buses de un circuito digital avanzado, tal como un circuito CMOS (por ejemplo, un microprocesador).

Además, la invención se refiere también a un sistema y a un programa de ordenador para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado, adecuados para llevar a cabo dicho procedimiento.

Antecedentes de la invención

Es conocido en el estado de la técnica que los defectos más comunes presentes en circuitos digitales avanzados (por ejemplo, circuitos CMOS) son los circuitos abiertos y los cortocircuitos resistivos.

También es ampliamente conocido el hecho de que estos defectos puede que no produzcan fallos lógicos y, por tanto, pueden permanecer indetectables cuando se aplican técnicas convencionales de verificación. De este modo, son necesarias técnicas específicas, tales como la verificación de retardo (en inglés, Delay Testing) o la verificación de I_DDQ (en inglés I_DDQ Testing), para detectar dichos defectos. Este hecho se describe, por ejemplo, en [J.C.M. Li, C.-W. Tseng and E.J. McCluskey, "Testing for resistive opens and stuck opens", Proceedings of ITC 2001, pp. 1049-1058], mientras que en [D. Arumí, R. Rodríguez-Montañés, J. Figueras, "Experimental Characterization of CMOS Interconnect Open Defects", IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 27, No 1, pp. 123-136, January 2008] se describe el impacto del defecto en el retardo de las interconexiones.

La técnica de verificación de retardo de circuitos lógicos se basa en el hecho de que, si existe un circuito abierto o un cortocircuito resistivos, se incrementa el retardo en la interconexión y en las puertas asociadas a dicha interconexión. El principal problema es que dicho incremento en el retardo puede permanecer indetectable para las técnicas convencionales si el defecto no se encuentra en la trayectoria crítica del circuito (lo hace invisible). Una manera de detectar el defecto consiste en añadir una lógica incorporada (en inglés, built-in logic) para introducir una realimentación (es decir, feedback) en la trayectoria lógica a ser testada, de tal manera que se fuerce a que oscile. Puesto que la suma de los retardo de las puertas (y de las interconexiones) que conforman la trayectoria lógica determina el período de oscilación, éste será mayor cuando el defecto esté presente. Consecuentemente, la frecuencia de oscilación será menor. Así, comparando dicha frecuencia con un valor de referencia, es posible la detección del defecto, tal como se describe, por ejemplo, en [K. Arabi, H. Ihs, C. Duzafa and C. Kaminska, "Dynamic Digital Integrated Circuit Testing using Oscillation-Test Method", Electronic Letters, Vol 34, No. 8, pp. 762-763, April 1988], en [K. Shu-Min, Ch. Len Lee, Ch. Su and J. E. Chen, "Oscillation Ring Based Interconnect Test Scheme for SOCs", Proceedings of DAC2005, pp. 184-187] y en [H.J. Vermaak and H.G. Kerkhof, "Using the oscillation Test Method to test for Delay Faults in Embedded Cores", Proceedings of AFRICON 2004, pp. 1105-1110].

Por otro lado, la técnica de verificación de I_DDQ en circuitos lógicos se basa en el hecho de que, si existe un circuito abierto o un cortocircuito resistivos, puede detectarse un consumo de energía excesivo cuando el circuito está en reposo.

De forma parecida a los circuitos lógicos, también es posible detectar fallos lógicos en las interconexiones de gran longitud (por ejemplo, buses) de un circuito digital avanzado mediante técnicas convencionales de verificación, aplicando un conjunto de patrones a la interconexión y obteniendo la respuesta a estos patrones. Sin embargo, los circuitos abiertos y los cortocircuitos resistivos pueden permanecer indetectables para estas técnicas convencionales.

En la solicitud de patente estadounidense US 6502212 B1, con título "Method and apparatus for bus parameter optimization using probes of system configurations", a nombre de Sun Microsystems, Inc. se describe un procedimiento para verificar un sistema de buses, con la intención de detectar errores en los mismos, normalmente provocados por defectos. Sin embargo, dicho procedimiento se basa en la utilización de técnicas convencionales de verificación de buses. Básicamente, el procedimiento comprende el envío de un conjunto de patrones a diferentes cadencias, tal como se ha comentado anteriormente, y se verifica que se reciben correctamente.

Descripción de la invención

A partir de lo descrito anteriormente, es un objetivo de la presente invención proporcionar un sistema para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado, siendo dichos defectos cortocircuitos o circuitos abiertos resistivos.

Este objetivo se consigue de acuerdo con la reivindicación 1, proporcionando un sistema para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado que comprende dos circuitos digitales que están conectados mediante al menos dos interconexiones de gran longitud, cada una de las cuales comprende, en uno de sus extremos, al menos un amplificador para excitar la interconexión de gran longitud, y en el otro de sus extremos, al menos un amplificador para recibir la señal generada por la excitación de la interconexión de gran longitud, comprendiendo el sistema al menos un amplificador para disponerse, en al menos uno de los extremos de las interconexiones, entre las dos interconexiones de gran longitud, de manera que, en funcionamiento, si se habilita, conecta una interconexión con la otra interconexión; al menos un elemento inversor; al menos un amplificador para disponerse, en al menos uno de los extremos de las interconexiones, entre la salida del elemento inversor y una de las interconexiones de gran longitud; al menos un amplificador para disponerse entre la otra interconexión de gran longitud y una de las entradas del elemento inversor; medios para deshabilitar el amplificador de excitación y el amplificador de recepción de las interconexiones de gran longitud; medios para habilitar los amplificadores proporcionados requeridos para generar una trayectoria cerrada de la señal a través de dichos amplificadores habilitados, las interconexiones de gran longitud y el elemento inversor, de modo que, en funcionamiento, se produzca una oscilación; medios para obtener la frecuencia de oscilación de las interconexiones de gran longitud; medios para comparar dicha frecuencia obtenida con un valor de referencia; medios para determinar la presencia de un defecto en una de las interconexiones, a partir de la comparación entre la frecuencia obtenida y el valor de referencia.

Por consiguiente, la incorporación de la lógica adicional descrita en las interconexiones de gran longitud (por ejemplo, un bus) del circuito digital avanzado, tal como un circuito CMOS (por ejemplo, un microprocesador) permite introducir realimentación (en inglés, feedback) en las interconexiones y forzar a toda la estructura (más concretamente, los amplificadores proporcionados y las interconexiones) a que oscile. La presencia del elemento inversor genera la inversión requerida para iniciar una oscilación sostenida.

Es importante destacar que la frecuencia de oscilación depende del retardo de las interconexiones, del retardo de los amplificadores (en inglés, buffers) y del número de interconexiones y amplificadores conectados en serie. Dicha disposición en serie es la que obtiene con la presencia de los medios para habilitar los amplificadores, puesto que dichos medios son los que habilitan los amplificadores necesarios para generar la trayectoria adecuada. Además,...

1. Procedimiento para detectar un defecto (16, 17) en interconexiones (10a, 10b, 10c, 10d) de gran longitud de un circuito digital avanzado que comprende dos circuitos digitales (11, 12) que están conectados mediante al menos dos interconexiones de gran longitud, cada una de las cuales comprende, en uno de sus extremos, al menos un amplificador (13) para excitar la interconexión de gran longitud, y en el otro de sus extremos, al menos un amplificador (14) para recibir la señal generada por la excitación de la interconexión de gran longitud, caracterizado por el hecho de que comprende las etapas de: