Método para apilar circuitos integrados conectados en serie y dispositivo multichip fabricado a partir del mismo.
(18/06/2014) Dispositivo multichip que incluye un par apilado de chips de circuito integrado, comprendiendo el dispositivo:
un chip superior que presenta:
uno o más terminales para señales de entrada (A3 a A6) para su conexión con señales de entrada externas;
uno o más terminales para señales de conexión común (A1, A2, B1, B2), estando dispuesto cada terminal para señales de conexión común simétricamente en torno a una línea central del chip superior con respecto a un terminal duplicado para señales de conexión común;
uno o más terminales para señales de salida (B3 a B6) dispuestos simétricamente en torno a la línea central del chip superior con respecto a unos terminales respectivos para señales de entrada;
un chip inferior que tiene una disposición de terminales para señales sustancialmente idéntica a la del chip superior, estando invertida la…
Difusión general selectiva de datos en dispositivos conectados en serie.
(09/04/2014) Método para seleccionar un subconjunto de dispositivos de una pluralidad de dispositivos conectados en serie a un controlador de memorias con el fin de ejecutar una orden, que comprende:
codificar números de identificación (ID) de cada uno del subconjunto de dispositivos para proporcionar información de código llevando a cabo operaciones matemáticas con el fin de combinar lógicamente los números de ID del subconjunto de dispositivos para generar una máscara;
proporcionar un paquete de orden que incluye un código de operación y la información de código a cada uno de la pluralidad de dispositivos;
decodificar la información de código recibida por cada uno de la pluralidad de dispositivos ejecutando, en cada dispositivo, una operación matemática sobre la máscara y un número de ID almacenado en el dispositivo, para determinar si la máscara…
Sistema de memoria y método con modos en serie y en paralelo.
(19/02/2014) Un sistema de memoria, que comprende:
por lo menos un banco de memoria ; y
circuitos de interfaz configurados para comunicar con dicho por lo menos un banco de memoria ,teniendo los servicios de interfaz una serie de puertos de entrada y una serie de puertos de salida queson diferentes entre sí, estando configurada la serie de puertos de entrada para recibir señales desde circuitosexternos, estando configurada la serie de puertos de salida para entregar señales a los circuitos externos,
siendo configurables los circuitos de interfaz para funcionar en una serie de modos, para conexiones de laserie de puertos de entrada y la serie de puertos de salida , incluyendo dicha serie…
Control de decodificación con detección de transición de dirección en función de borrado de página.
(19/09/2013) Una memoria no volátil que comprende bloques de memoria , cada bloque de memoriacomprende:
celdas de memoria no volátil dispuestas en una pluralidad de páginas , cada página tiene unadirección de página (X, Y, Z), las direcciones de página de las páginas son únicas dentro de cada bloque, ladirección de página de cada página es la misma que la página correspondiente entre bloques:
caracterizada por:
un circuito de enganche respectivo para cada página que se puede operar para conectar una tensión deborrado a la página a la página que se va a borrar en respuesta a una dirección de página; y
un generador de reinicio de selección de página (504, Figuras 7, 8, 9) configurado para limitar una operación deborrado de múltiples páginas a un único…
Aparato y método de operación de programa de página para dispositivos de memoria con copia de seguridad espejo de datos.
(18/09/2013) Aparato para controlar múltiples dispositivos de memoria interconectadosen serie, cada uno de los dispositivos de memoria con un búfer de página y celdas dememoria , donde el aparato consta de:
un procesador de datos configurado para ejecutar una operación de programa de página con una copiade seguridad espejo de datos:
mediante la escritura de datos en el búfer de página de un dispositivo de memoria seleccionado de los múltiplesdispositivos de memoria y en el búfer de página de otro dispositivo de memoria de los múltiples dispositivos dememoria;
instruyendo al dispositivo de memoria seleccionado para programar en sus celdas de memoria los datoscargados en su búfer de página; y si los datos no se programan satisfactoriamente en las celdas de memoria deldispositivo de memoria seleccionado, recuperar los datos…
Almacenamiento de datos y estructuras apilables.
(18/09/2013) Un sistema que comprende una pila incluyendo:
un primer dispositivo de memoria ;
un segundo dispositivo de memoria ;
opcionalmente, dispositivos de memoria adicionales ;
un controlador acoplado eléctricamente al primer dispositivo de memoria; donde
- cada uno de dichos dispositivos de memoria comprende contactos de entrada en serie (D0-D7, CSI, DSI) y contactos de salida en serie (Q0-7, CSO, DSO), los contactos de salida en serie estando separados de los contactos de entrada en serie y todos los dispositivos de memoria 15 teniendo una misma configuración de la disposición de entrada/salida,
- el segundo dispositivo de memoria en la pila se fija como un dispositivo de memoria sucesivo al primer dispositivo de memoria y rotacionalmente desplazado…
Contador de pulsos con recuperación por flanco de reloj.
(11/09/2013) Un aparato para contar pulsos de entrada durante un intervalo de tiempo específico, que comprende:
circuitería de activación de entrada que realiza una activación de entrada y produce una señal desalida de recuperación por flanco de reloj en respuesta a una señal de reloj y una señal de activación deentrada, conteniendo la señal de reloj los pulsos de entrada que tienen flancos de direcciones primera y segunda,siendo la segunda dirección de los flancos una dirección opuesta a la primera dirección; y
un contador que cuenta los pulsos contenidos en la señal de salida de recuperación por flanco de reloj, ycaracterizado por que la señal de salida de recuperación por flanco de reloj contiene un pulso de reloj completorespectivo para cada uno de los flancos de la primera o de la segunda dirección…
Dispositivo en cascada de cadena de margarita.
(04/06/2013) Un dispositivo semiconductor (410a, ..., 410d) que comprende:
memoria;
circuitos de entrada de reloj configurados para recibir una señal de reloj (SCLK);
circuitos de datos configurados para recibir datos de entrada (SI);
recibir una primera señal de habilitación de entrada (IPE);
recibir una primera señal de habilitación de salida (OPE);
entregar una segunda señal de habilitación de entrada (IPEQ) derivada de la primera señal de habilitación deentrada, desde el dispositivo (410a, ..., 410d);
recibir los datos de entrada (SI) en sincronización con la señal de reloj (SCLK) cuando se afirma la primera señal dehabilitación de entrada (IPE);
caracterizado porque está configurado adicionalmente para
entregar una segunda señal de habilitación de salida (OPEQ) obtenida a partir de la primera señal de habilitación desalida,…
Dispositivo de Cascada de Cadena Tipo Margarita.
(12/09/2012) Un sistema que tiene una pluralidad de dispositivos conectados en serie que incluyen por lo menosprimeros y segundos dispositivos, caracterizado porque:
el primer dispositivo incluye
una primera entrada (SI) configurada para recibir datos de entrada,
una segunda entrada (IPE) configurada para recibir una primera señal que permite entrada,una tercera entrada (OPE) configurada para recibir una primera señal que permite salida que se fija a un primer nivellógico para una duración de tiempo,
una primera salida (SO) configurada para enviar datos de salida para la duración de tiempo en respuesta a laprimera señal que permite salida en el primer nivel lógico para la duración de tiempo,una segunda salida (IPEQ) configurada para enviar una…