CIP-2021 : G06F 13/18 : con control prioritario.
CIP-2021 › G › G06 › G06F › G06F 13/00 › G06F 13/18[3] › con control prioritario.
G FISICA.
G06 CALCULO; CONTEO.
G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N).
G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de procesamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16).
G06F 13/18 · · · con control prioritario.
CIP2021: Invenciones publicadas en esta sección.
PROCEDIMIENTO PARA EL CONTROL DE COMUNICACIONES EN UN SISTEMA DE COMUNICACION ASI COMO SISTEMA DE COMUNICACION CORRESPONDIENTE.
(01/05/2006) Procedimiento para el control de comunicaciones en un sistema de comunicación, especialmente sistema de bus, con las siguientes etapas: - en el caso de un deseo de comunicación, se emite un mensaje , que contiene una información sobre el formato de la transmisión, como por ejemplo ancho de banda, tipo de comunicación, de la comunicación deseada, - se determina si está disponible capacidad de transmisión suficiente para este formato de transmisión, - en caso negativo, se verifica con la ayuda de datos de comunicación y de atributos de prioridad si al menos existe una comunicación, a la que está asignado un atributo de prioridad…
MODULO DE INTERFAZ PARA EL APOYO DE LA COMUNICACION ENTRE SISTEMAS DE PROCESADORES.
(16/01/1996). Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Inventor/es: NAGLER, WERNER, DIPL.-ING., WEBER, JURGEN, DIPL.-ING., BOCKER, GERD, DIPL.-ING.
LA COMUNICACION ENTRE SISTEMAS DE PROCESADOR DEBE EXIGIR EL MENOR TIEMPO POSIBLE A TALES SISTEMAS. A ESTE FIN SE APLICA UN MODULO DE INTERFACES QUE APOYA LA COMUNICACION ENTRE DOS SISTEMAS DE PROCESADORES, EN FORMA DE UN MANEJO PARALELO AL PROCESO DE AMBOS INTERFACES A LOS SISTEMAS DE PROCESADOR.
SISTEMA DE CONTROL DE PRIORIDAD DE ACCESO PARA ALMACEN PRINCIPAL DE COMPUTADOR.
(01/02/1995) UN SISTEMA DE CONTROL DE PRIORIDAD DE ACCESO PARA ALMACEN PRINCIPAL DE COMPUTADOR, PARA CONTROLAR UNA TRANSMISION DE SEÑAL AL ALMACEN PRINCIPAL , TRAS RECIBIR UNA PLURALIDAD DE PETICIONES DE ACCESO AL ALMACEN PROCEDENTES DE AL MENOS UN PROCESADOR RELACIONADO CON EL ALMACEN PRINCIPAL. EL SISTEMA INCLUYE UNA PRIMERA UNIDAD DE PASO DE SOLICITUD DE ACCESO PARA TOMAR, AL MENOS TEMPORALMENTE, UNA DIRECCION SEGMENTADA DE LAS PETICIONES DE ACCESO AL ALMACEN PROCEDENTES DEL PROCESADOR; UNA PRIMERA UNIDAD DE CONTROL QUE RESPONDE A LA SALIDA DE LA PRIMERA UNIDAD DE PASO DE SOLICITUDES DE ACCESO PARA COMPROBAR LAS CONDICIONES DE CONFLICTO EN EL BUS Y LAS CONDICIONES DE PROHIBICION PARA UN SEGMENTO DE ALMACEN DE DESTINO…
(16/08/1994). Solicitante/s: ALCATEL N.V. BELL TELEPHONE MANUFACTURING COMPANY NAAMLOZE VENNOOTSCHAP. Inventor/es: HASPESLAGH, DIDIER RENE, RABAEY, DIRK HERMAN LUTGARDIS CORNELIUS.
UN DISPOSITIVO (MAM) QUE INCLUYE UNA RE-FUENTE DE DATOS (RAM) A UNA PRIMERA (PR) ESTACION Y UNA SEGUNDA ESTACION (LC) QUE SE ACOPLAN. ESTE DISPOSITIVO UN PRIMER CIRCUITO DE TRANSMISION (DB,MD,LD2,LD1,DBU) QUE SE ACOPLAN A LA REFUENTE COMUN Y A LA PRIMERA Y SEGUNDA ESTACION, UN SEGUNDO CUIRCUITO DE TRANSMISION (DB,MD) QUE SE ACOPLAN A LA REFUENTE COMUN Y A UN CIRCUITO BUFFER (LR;LW) Y UN TERCER CIRCUITO DE TRANSMISION (PISO,SO;SI,SIPO) QUE SE ACOPLAN AL CIRCUITO BUFFER Y A LA SEGUNDA ESTACION CORRESPONDIENTE QUE SE USA EN MOMENTOS PREFIJADOS (T1,T2,T3;T4). EL CIRCUITO TAMBIEN INCLUYE UN CIRCUITO DE PRIORIDAD (CLG,SG) QUE CONCEDE LAS MAS ALTA PRIORIDAD A LAS PETICIONES DE USO DEL PRIMER CIRCUITO DE TRANSMISION Y LA SIGUIENTE PRIORIDAD A LAS PETCIONES DE USO DEL SEGUNDO CIRCUITO DE TRANSMISION EN DECRECIENTE ORDEN DE FRECUENCIA (SOS;SIS) EN MOMENTOS DETERMINADOS.
PROCEDIMIENTO PARA LA ACTIVACION DE UNA MEMORIA COMUN DE UN SISTEMA MULTIPROCESADOR CONSTITUIDO POR SISTEMAS MICROPROCESADORES INDIVIDUALES.
(16/12/1993) Procedimiento para la activación de una memoria común de un sistema multiprocesador constituido por sistemas microprocesadores individuales, en el que los microprocesadores individuales acceden, respectivamente, por medio de una instalación de asignación a través de un bus interno del sistema microprocesador o bus local a una instalación de adaptación correspondiente y a través de un bus del multiprocesador conectado con todos los sistema microprocesadores, al que puede acceder un sistema microprocesador, respectivamente, sólo durante el tiempo de un ciclo de acceso al bus propio del sistema, a una base de datos que se encuentra en la memoria común, teniendo en cuenta índices de prioridad adjudicados, caracterizado porque uno de los sistemas microprocesadores es controlado como sistema procesador principal (HP) y los sistemas microprocesadores…
CIRCUITO PARA EVITAR EL BLOQUEO DE LAS PETICIONES DE ALTA PRIORIDAD A UN CONTROLADOR DE SISTEMA.
(16/06/1993) EL BLOQUEO QUE DEPENDE DE LAS PETICIONES DE UNA MAYOR ALTA PRIORIDAD A UN CONTROLADOR DE SISTEMA SE EVITA MEDIANTE UN CIRCUITO QUE COMPRENDE UN ELEMENTO CONTADOR PARA CONTAR EL NUMERO DE VECES QUE LA PETICION DE MAYOR PRIORIDAD NO HA CONSEGUIDO EL ACCESO. LA CUENTA DA LUGAR A UN VALOR DE CUENTA QUE SE ALMACENA TEMPORALMENTE EN EL ELEMENTO CONTADOR. UN ELEMENTO DE COMPARACION COMPARA EL VALOR DE CUENTA CON UN PREDETERMINADO VALOR, DICHO VALOR PREDETERMINADO ES UN NUMERO PREDETERMINADO DE VECES QUE EL SISTEMA DE PROCESAMIENTO DE DATOS PERMITIRA DESPRECIAR LA PETICION DE ALTA PRIORIDAD MAYOR. UNA SEÑAL DE CONTROL SE EMITE DESDE EL ELEMENTO DE COMPARACION CUANDO EL VALOR DE LA CUENTA ES IGUAL AL VALOR PREDETERMINADO Y DICHA SEÑAL SE ACOPLA A CADA PUERTO PARA IMPEDIR QUE CUALQUIER…
UNA INSTALACION DE CONTROL DE ACCESO A MEMORIA, DE APLICACION A ORDENADORES.
(16/07/1986). Solicitante/s: FUJITSU LIMITED.
SISTEMA PARA EL CONTROL DE ACCESO A MEMORIA. EL SISTEMA TIENE AL MENOS UNA MEMORIA PRINCIPAL QUE COMPRENDE, A SU VEZ, UN CONJUNTO DE BANCOS DE MEMORIA DIVIDIDOS EN DOS GRUPOS, PERMITIENDO EL PROCESO DE DATOS EN PARALELO. EL SISTEMA INCLUYE, TAMBIEN UNA LINEA PRINCIPAL DE DATOS DE ESCRITURA, OTRA DE LECTURA Y OTRA DE ORDENES Y DIRECCIONES. TAMBIEN CUENTA CON UN DISPOSITIVO PARA ACTIVAR SIMULTANEAMENTE UNA PETICION DE ACCESO AL BANCO DE MEMORIA, BIEN SEA DE UN GRUPO O BIEN DEL OTRO. DE APLICACION EN COMPUTADORES DIGITALES.
UN CIRCUITO DE CONTROL DE ETIQUETAS EN UN APARATO DE CONTROL DE ACCESO A MEMORIA.
(16/07/1986). Solicitante/s: FUJITSU LIMITED.
CIRCUITO DE CONTROL DE ETIQUETA EN DISPOSITIVOS DE CONTROL DE ACCESO A MEMORIA EN COMPUTADORES DIGITALES. EL CIRCUITO SE IMPLEMENTA EN UN COMPUTADOR DIGITAL, CON MEMORIA INTERMEDIA, QUE INCLUYE UN CIRCUITO DE ACTUALIZACION Y ALMACENAMIENTO DE INFORMACION DE ETIQUETA, ASI COMO UN CIRCUITO PARA DETECTAR LA NECESIDAD DE INVALIDAR DICHA INFORMACION Y/O TRANSMITIR ESTA INFORMACION AL ORDENADOR CENTRAL. UN PRIMER CIRCUITO ALMACENA TODO UN CONJUNTO DE PETICIONES DE ACCESO PARA LA REALIZACION DE OPERACIONES. UN SEGUNDO CIRCUITO ALMACENA EL CONJUNTO DE LAS INFORMACIONES DE EJECUCION DE INVALIDACION DETECTADAS POR EL CIRCUITO DE DETECCION DE NECESIDAD DE OPOERACIONES. Y UN TERCER CIRCUITO QUE RECIBE LAS NUEVAS SOLICITUDES DE ACCESO Y EMITE A SU VEZ UNA SOLICITUD DE ACCESO. DE APLICACION EN COMPUTADORES DIGITALES.
PROCEDIMIENTO PARA IMPEDIR LA ALTERACION DEL REGISTRO DE CONTROL DE DATOS EN ORDENADORES ESCLAVOS, AL SER CONSULTADA SU MEMORIA POR EL ORDENADOR MAESTRO.
(01/04/1986). Solicitante/s: COBUSTION ENGINEERING INC.
UN PROCEDIMIENTO PARA IMPEDIR QUE UN ORDENADOR MAESTRO DE ADQUISICION DE DATOS, AL CONSULTAR UN ORDENADOR ESCLAVO DE CONTROL DEL PROCESO PUEDA ALTERAR EL ESTADO DE LA MEMORIA Y DE CONDICION DE PELIGRO EN EL PROCESO O BIEN EN EL CONTROL DEL MISMO. UNA PARTE DE LA MEMORIA DE CADA ORDENADOR ESCLAVO DE CONTROL DE PROCESO ES SEPARADA COMO UNA MEMORIA INTERMEDIA, QUE ES ACCESIBLE TANTO PARA EL ORDENADOR ESCLAVO DE CONTROL DE PROCESO COMO TAMBIEN PARA EL ORDENADOR MAESTRO DE ADQUISICION DE DATOS.
PERFECCIONAMIENTOS EN DISPOSITIVOS DE ASIGNACION DE FUENTES DE RECURSOS.
(16/06/1982). Solicitante/s: WESTERN ELECTRIC COMPANY, INC..
DISPOSITIVOS DE ASIGNACION DE BUS PARA CONTROLAR SISTEMATICAMENTE EL ACCESO DE DICHOS DISPOSITIVOS AL BUS DE DATOS. CARACTERIZADOS PORQUE DISPONEN DE UN ARBITRO QUE DETERMINA LAS PRIORIDADES; PORQUE DICHO ARBITRO CONCEDE ACCESO AL BUS DE DATOS A UNO DE LOS DISPOSITIVOS CONTENDIENTES DE ACUERDO CON UN CRITERIO PREDETERMINADO QUE SE BASA EN PRIORIDADES FIJAS ASIGNADAS A CADA DISPOSITIVO CONTENDIENTE; PORQUE SE RESUELVEN LAS RIVALIDADES ENFAVOR DEL DISPOSITIVO CUYA PRIORIDAD ES MAYOR QUE LA DE LOS OTROS DISPOSITIVOS CONTENDIENTES, Y PORQUE EL DISPOSITIVO A CUYO FAVOR SE RESUELVE LA RIVALIDAD Y EL CIRCUITO DE GRUPO DE ALMACENAMIENTO CORRESPONDIENTE RECIBEN UNA SEÑAL DE CONCESION DE NIVEL ALTO QUE LES PERMITE EL ACCESO AL BUS DE DATOS CON PRIORIDAD.
PROCEDIMIENTO DE ARBITRACION CENTRALIZADA DE VARIAS UNIDADES DE TRATAMIENTO DE UN SISTEMA MULTIPROCESADOR.
(01/03/1982). Solicitante/s: THOMSON-CSF TELEPHONE.
PROCEDIMIENTO Y DISPOSITIVO DE ARBITRACION CENTRALIZADA DE VARIAS UNIDADES DE TRATAMIENTO DE UN SISTEMA MULTIPROCESADOR. SE DISTRIBUYEN LAS UNIDADES DE TRATAMIENTO (UC) EN VARIOS GRUPOS O NIVELES (&) CADA UNO DE LOS CUALES LLEVA EL MISMO NUMERO (N) DE UNIDADES DE TRATAMIENTO, ATRIBUYENDOSE A CADA UNO DE ESTOS NIVELES UNA SOLA O VARIAS PRIORIDADES, SEGUN UN CICLO PRINCIPAL Y UNA SOLA O VARIAS PRIORIDADES A CADA UNA DE LAS UNIDADES DE TRATAMIENTO EN EL INTERIOR DE CADA NIVEL SEGUN CICLOS SECUNDARIOS. LOS DIFERENTES NIVELES TAMBIEN PODRIAN LLEVAR NUMEROS DIFERENTES DE UNIDADES DE TRATAMIENTO Y ESTAR ESTAS UNIDADES DISTRIBUIDAS EN SUBNIVELES DENTRO DE CADA NIVEL.
UN APARATO PARA COMPARTIR MEDIOS DE MEMORIA EN UN SISTEMA QUE INCLUYE TAMBIEN UNA PLURALIDAD DE MEDIOS DE TRATAMIENTO DE DATOS.
(16/01/1980). Solicitante/s: INTERNATIONAL BUSINES MACHINES CORPORATION..
Un esquema mediante el cual una pluralidad de procesadores, por ejemplo, una pluralidad de microprocesadores, diseñado cada uno para funcionar con enlace síncrono de memoria y acceso a Memoria Externa (EMA) , están conectados de diversos modos para multiproceso y para compartir memorias. La pugna relativa a la memoria que se comparte se excluye mediante la adición de un Adaptador de enlace de máquina y explotando dos señales de EMA disponibles (solicitud de parada de EMA y reconocimiento de parada de EMA), y de la lógica EMA disponible dentro de los procesadores. Se permite que un procesador dado ejecute una instrucción solamente cuando se tiene la seguridad de que dispone de acceso sin discusión a la memoria mientras dura la instrucción. El adaptador de enlace de máquina está previsto para controlar la configuración de multiprocesador y para facilitar el intercambio de mensajes entre los procesadores.
UNA DISPOSICION DE CONTROL DE MEMORIA DE PRIORIDAD FLOTANTE.
(01/11/1978). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.
Resumen no disponible.
PERFECCIONAMIENTOS EN CIRCUITOS ELECTRICOS DE MANDO DE LA ATRIBUCION DE UN RECURSO A UNA PLURALIDAD DE SOLICITADORES.
(16/10/1975). Solicitante/s: LA TELEMECANIQUE ELECTRIQUE.
Resumen no disponible.