PROCEDIMIENTO PARA LA ACTIVACION DE UNA MEMORIA COMUN DE UN SISTEMA MULTIPROCESADOR CONSTITUIDO POR SISTEMAS MICROPROCESADORES INDIVIDUALES.

Procedimiento para la activación de una memoria común de un sistema multiprocesador constituido por sistemas microprocesadores individuales,

en el que los microprocesadores individuales acceden, respectivamente, por medio de una instalación de asignación a través de un bus interno del sistema microprocesador o bus local a una instalación de adaptación correspondiente y a través de un bus del multiprocesador conectado con todos los sistema microprocesadores, al que puede acceder un sistema microprocesador, respectivamente, sólo durante el tiempo de un ciclo de acceso al bus propio del sistema, a una base de datos que se encuentra en la memoria común, teniendo en cuenta índices de prioridad adjudicados, caracterizado porque uno de los sistemas microprocesadores es controlado como sistema procesador principal (HP) y los sistemas microprocesadores restantes son controlados como
sistemas procesadores secundarios, de tal manera que la base de datos almacenada en la memoria común (Sp) solamente se puede actualizar por el sistema procesador principal (HP), en cambio las informaciones de la base de datos es legible por todos los sistemas microprocesadores, porque la instalación de asignación (ZTE) está prevista en el sistema procesador principal (HP) y porque a la instalación de asignación (ZTE) transmiten todos los sistemas microprocesadores sus solicitudes de acceso al bus por medio de informaciones correspondientes, respectivamente, a través de líneas de solicitud (A) previstas para ello, porque antes del acceso del sistema procesador principal (HP) al área de la base (DBSp) en el sentido de la actualización de la base de datos, el sistema procesador principal (HP) transmite un mensaje (M1) a través del bus del multiprocesador (MPB) a cada sistema procesador secundario (NP), con lo que se impide el acceso de todos los sistemas de procesador secundario (NP) al bus del multiprocesador (MPB) o bien al área de la base (DBSp) hasta que se realiza la actualización de la base de datos a través del sistema procesador principal (HP) o termina el acceso actual por medio de una instalación de supervisión (Z ¨ U) prevista para ello y se asigna a otro sistema procesador secundario (NP) el acceso al bus del multiprocesador de acuerdo con los índices de prioridad, porque antes del acceso de un sistema procesador secundario (NP) al área de la base (DBSp) en el sentido de la lectura de las informaciones de la base de datos, el sistema procesador secundario (NP) respectivo transmite un mensaje (M2) al sistema procesador principal (HP) a través del bus del multiprocesador (MPB), con lo que se impide el acceso del sistema procesador principal (HP) al bus del multiprocesador (MPB) o al área de la base (DBSp) en el sentido de la actualización de la base de datos hasta que todos los sistemas procesaderes secundarios (NP) que se encuentran delante del sistema procesador secundario de acuerdo con los índices de prioridad terminan, respectivamente, su acceso al área de la base (DBSp) o la instalación de supervisión (Z ¨ U) termina un acceso actual y concede al sistema procesador principal (HP) el acceso al área de la base (DBSp).

Tipo: Resumen de patente/invención.

Solicitante: SIEMENS AKTIENGESELLSCHAFT.

Nacionalidad solicitante: Alemania.

Dirección: WITTELSBACHERPLATZ 2, W-8000 MUNCHEN 2.

Inventor/es: PFEIFFER, KLAUS, KOSLER, WOLFGANG, PAULMICHL, ERICH.

Fecha de Publicación: .

Fecha Concesión Europea: 26 de Mayo de 1993.

Clasificación Internacional de Patentes:

  • G06F13/18 SECCION G — FISICA.G06 COMPUTO; CALCULO; CONTEO.G06F TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores en los que una parte del cálculo se efectúa hidráulica o neumáticamente G06D, ópticamente G06E; sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de tratamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › con control prioritario.
  • G06F15/16 G06F […] › G06F 15/00 Computadores digitales en general (detalles G06F 1/00 - G06F 13/00 ); Equipo de tratamiento de datos en general. › Asociaciones de dos o más computadores digitales que tienen cada uno por lo menos una unidad aritmética, una unidad programa y un registro, p. ej. para el tratamiento simultáneo de varios programas.
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