CIP-2021 : H03K 19/096 : Circuitos síncronos, es decir, circuitos que utilizan señales de reloj.
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H ELECTRICIDAD.
H03 CIRCUITOS ELECTRONICOS BASICOS.
H03K TECNICA DE IMPULSO (medida de las características de los impulsos G01R; modulación de oscilaciones sinusoidales por impulsos H03C; transmisión de información digital, H04L; circuitos discriminadores de detección de diferencia de fase entre dos señales de conteo o integración de ciclos de oscilación H03D 3/04; control automático, arranque, sincronización o estabilización de generadores de oscilaciones o de impulsos electrónicos donde el tipo de generador es irrelevante o esta sin especificar H03L; codificación, decodificación o conversión de código, en general H03M).
H03K 19/00 Circuitos lógicos, es decir, teniendo al menos dos entradas que actúan sobre una salida (circuitos para sistemas de computadores que utilizan la lógica difusa G06N 7/02 ); Circuitos de inversión.
H03K 19/096 · · · · Circuitos síncronos, es decir, circuitos que utilizan señales de reloj.
CIP2021: Invenciones publicadas en esta sección.
Registro dinámico de canal N acelerado.
(21/03/2012) Registro dinámico, de canal N, no inversor, que comprende:
una etapa dominó, para evaluar una función lógica en base a al menos una señal de datos de entrada y una señal de reloj a impulsos, en el que dicha etapa dominó precarga un nodo precargado a alto cuando dicha señal de reloj a impulsos está baja y abre una ventana de evaluación cuando dicha señal de reloj a impulsos sube, y baja dicho nodo precargado si evalúa, y mantiene dicho nodo precargado alto si no evalúa;
un mux, acoplado a la etapa dominó, que responde a dicha señal de reloj a impulsos y a dicho nodo precargado, que baja un nodo de retroalimentación si dicho nodo precargado baja durante dicha la ventana de evaluación, y que sube dicho nodo de retroalimentación si dicho nodo precargado está alto durante…
FAMILIA DE CIRCUITOS LOGICOS PARALELOS DE ENTRADA LOGICA COMPLEMENTARIA (CLIP).
(16/11/1995) UNA FAMILIA DE CIRCUITOS LOGICOS PARALELOS DE ENTRADA LOGICA COMPLEMENTARIA (CLIP), DE BAJA CAPACITANCIA Y ALTA VELOCIDAD QUE INCLUYE UNA ETAPA DE EXCITACION POR FET , UN INVERSOR DE FET Y POR LO MENOS UN FET DE COMPUERTA (13A-13B). LAS DIMENSIONES DEL FET DE COMPUERTA SE CONTROLAN RESPECTO A LAS DIMENSIONES DE LOS FETS DE ETAPA DE EXCITACION (11A-11F) PARA OBTENER UN CIRCUITO LOGICO DE ALTA VELOCIDAD. PUEDE HABER CIRCUITOS LOGICOS CLIP AND Y OR. SE PUEDE OBTENER UN CIRCUITO LOGICO CLIP TEMPORIZADO SI SE AÑADE UN FET TEMPORIZADOR. TAMBIEN SE PUEDE OBTENER UN CIRCUITO LOGICO CLIP TEMPORIZADO INVERTIDO SI SE AÑADE UN FET INVERSOR. EN EL CIRCUITO LOGICO CLIP TEMPORIZADO, INVERTIDO, LA SALIDA DE COMPUERTA SE INVIERTE DE TAL MODO QUE NO PUEDA CAMBIAR DURANTE EL PERIODO DE RELOJ INDEPENDIENTEMENTE DE LOS CAMBIOS QUE SE PRODUZCAN EN LAS ENTRADAS…
CONTROL DEL PICO DE CORRIENTE EN CMOS DINAMICAS.
(01/10/1993). Solicitante/s: AMERICAN TELEPHONE AND TELEGRAPH COMPANY. Inventor/es: CHEN, CHE-TSUNG, LIN, CHIN-JEN, KOLWICZ, KEVIN DAVID, YOON, WON JAE.
UN CIRCUITO INTEGRADO QUE TIENE UN GRAN NUMERO DE ETAPAS CON PUERTAS LOGICAS PARA TRASMISION SE HA ENCONTRADO QUE SUFRE UNA GRAN PICO DE CORRIENTE AL CONECTARSE. ESTO ES DEBIDO AL NODO DE ENTRADA FLOTANTE DE LOS INVERSORES COMPLEMENTARIOS CAUSANDO QUE LA CORRIENTE FLUYA BREVEMENTE ANTES DE QUE EL PULSO DEL RELOJ LLEGUE. EL PRESENTE INVENTO PROPORCIONA UNA TENSION DE DC SOBRE LAS PUERTAS DE LOS TRANSISTORES DE PASO HASTA QUE LLEGA EL PULSO DEL RELOJ Y ELIMINANDO EL NODO FLOTANTE. SE PUEDE GENERAR UNA VENTANA PERIODICA OPCIONAL PARA EXAMINAR EL RELOJ DEL SISTEMA DESPUES DE ENCENDIDO, Y DETECTAR UNA PERDIDA DE LA CONDICION DEL RELOJ.