Codificación de datos mediante la combinación de máscara de datos y la inversión del bus de datos.
Un controlador de memoria (102) para controlar el funcionamiento de un dispositivo de memoria DRAM (104),
comprendiendo el controlador de memoria (102):
un codificador (106) para generar datos codificados (DQ) y una señal de máscara de datos (DM) que acompaña a los datos codificados (DQ), donde el codificador (106) está configurado para:
(i) si los datos codificados (DQ) deben enmascararse por el dispositivo de memoria DRAM (104), generar los datos codificados (DQ) como un patrón de bits predeterminado y generar que la señal de máscara de datos (DM) tenga un primer estado;
(ii) si los datos codificados (DQ) se deben invertir y escribir en una matriz del dispositivo de memoria DRAM (104), generar los datos codificados (DQ) como datos invertidos y generar que la señal de máscara de datos (DM) tenga un segundo estado.
(iii) si los datos codificados (DQ) se deben no invertir y escribir en la matriz del dispositivo de memoria DRAM (104), generar los datos codificados (DQ) como datos no invertidos y generar que la señal de máscara de datos (DM) tenga el primer estado; y
un transmisor (108) configurado para transmitir los datos codificados (DQ) y la señal de máscara de datos (DM) al dispositivo de memoria DRAM (104).
Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E17153209.
Solicitante: Rambus Inc.
Nacionalidad solicitante: Estados Unidos de América.
Dirección: 4453 N First Street, Suite 100 San Jose, CA 95134 ESTADOS UNIDOS DE AMERICA.
Inventor/es: ABBASFAR,ALIAZAM.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G06F13/42 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de procesamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › Protocolo de transferencia para bus, p. ej. interbloqueo; Sincronización.
PDF original: ES-2777777_T3.pdf
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