Circuito de generación de reloj y procedimiento de generación de la señal de reloj.
Un circuito de generación de reloj (300), que comprende una primera fuente de reloj (301),
una segunda fuente de reloj (302) y un circuito de puerta lógica (303), en el que la primera fuente de reloj (301) está acoplada al circuito de puerta lógica (303) y la segunda fuente de reloj (302) está acoplada al circuito de puerta lógica (303), la primera fuente de reloj (301) comprende un primer circuito de oscilación (304) y un primer circuito de polarización de corriente continua (305), el primer circuito de oscilación (304) está acoplado al primer circuito de polarización de corriente continua (305), y el primer circuito de polarización de corriente continua (305) está acoplado al circuito de puerta lógica (303), en el que
el primer circuito de oscilación (304) está configurado para generar una primera señal de reloj;
el primer circuito de polarización de corriente continua (305) está configurado para: eliminar un componente de corriente continua de la primera señal de reloj y superponer una primera tensión de corriente continua en la primera señal de reloj obtenida después de que se elimina el componente de corriente continua, para generar una segunda señal de reloj, en el que un valor de tensión de la primera tensión de corriente continua es mayor que un umbral de decisión de nivel alto del circuito de puerta lógica (303), y el valor de tensión de la primera tensión de corriente continua es menor que una diferencia entre un umbral de decisión de nivel bajo del circuito de puerta lógica (303) y un valor de tensión de nivel bajo de la primera señal de reloj;
la segunda fuente de reloj (302) está configurada para generar una tercera señal de reloj, en el que un valor absoluto de una diferencia entre una frecuencia de la tercera señal de reloj y una frecuencia de la segunda señal de reloj es menor que un primer valor preestablecido; y
el circuito de puerta lógica (303) está configurado para: recibir la segunda señal de reloj y la tercera señal de reloj, y realizar una operación lógica AND en la segunda señal de reloj y la tercera señal de reloj para generar una cuarta señal de reloj.
Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/CN2016/084178.
Solicitante: HUAWEI TECHNOLOGIES CO., LTD..
Nacionalidad solicitante: China.
Dirección: Huawei Administration Building, Bantian, Longgang District Shenzhen, Guangdong 518129 CHINA.
Inventor/es: LI, HUA, MA,SHENG, GAO,Yan.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G06F11/16 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 11/00 Detección de errores; Corrección de errores; Monitorización (detección, corrección o monitorización de errores en el almacenamiento de información basado en el movimiento relativo entre el soporte de registro y el transductor G11B 20/18; monitorización, es decir, supervisión del progreso del registro o reproducción G11B 27/36; en memorias estáticas G11C 29/00). › Detección o corrección de errores en un dato por redundancia en el hardware.
- H03L7/08 ELECTRICIDAD. › H03 CIRCUITOS ELECTRONICOS BASICOS. › H03L CONTROL AUTOMATICO, ARRANQUE, SINCRONIZACION O ESTABILIZACION DE GENERADORES DE OSCILACIONES O DE IMPULSOS ELECTRONICOS (de generadores dinamoeléctricos H02P). › H03L 7/00 Control automático de frecuencia o fase; Sincronización (sintonización de circuitos resonantes en general H03J; sincronización en los sistemas de comunicación digital, ver los grupos apropiados en la clase H04). › Detalles del bucle cerrado en fase.
PDF original: ES-2792051_T3.pdf
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