Monitor y alarma de oscilador a prueba de fallos.

Un dispositivo digital que tiene una alarma y un monitor de oscilador de reloj primario,

que comprende:

un procesador (102) que tiene un modo operacional en un modo dormido de baja potencia;

un oscilador (124) de reloj primario acoplado a un elemento (128) de determinación de la frecuencia externa, en el que el oscilador (124) de reloj primario genera la pluralidad de pulsos de reloj a una frecuencia determinada por el elemento (128) de determinación de la frecuencia externa;

un condensador (120) de bloqueo de corriente continua (cc) acoplado al oscilador (124) de reloj primario;

un diodo (118) conectado al condensador (120) de bloqueo de cc;

un condensador (116) de almacenamiento de tensión conectado al diodo (118), en el que el condensador (116) de almacenamiento de tensión es cargado con una tensión a través del diodo (118) y a partir de la pluralidad de pulsos de reloj;

un sumidero (112) de corriente constante conectado al condensador (116) de almacenamiento de tensión, en el que el sumidero (112) de corriente descarga la tensión sobre el condensador (116) de almacenamiento de tensión cuando no está siendo cargado a partir de la pluralidad de pulsos de reloj con un tiempo de descarga superior a un periodo de reloj de la pluralidad de pulsos de reloj; y

un comparador (108) de tensión que tiene una salida conectada a una entrada del procesador (102), una primera entrada conectada al condensador (116) de almacenamiento de tensión y una segunda entrada conectada a una tensión (110) de referencia, en el que

cuando la tensión sobre el condensador (116) de almacenamiento de tensión es superior a la tensión (110) de referencia, la salida del comparador (108) de tensión está en un primer nivel lógico, y cuando la tensión sobre el condensador (116) de almacenamiento de tensión es inferior o igual a la tensión (110) de referencia, la salida del comparador (108) de tensión está en un segundo nivel lógico.

Monitor y alarma de oscilador a prueba de fallos Campo técnico

La presente divulgación se refiere al campo de los dispositivos de circuito integrado que utilizan un oscilador de reloj externo y, más concretamente, a la vigilancia del oscilador de reloj externo y al disparo de una alarma y al disparo de una alarma si su operación falla.

Antecedentes

Las aplicaciones electrónicas que incorporan un dispositivo digital con un procesador a menudo utilizan un (unos) elemento(s) de determinación de la frecuencia externa y / o un oscilador externo, por ejemplo un resonador de cuarzo o de material cerámico y / o un circuito electrónico, para establecer una base de tiempo estable para determinar un modo periódico de despertar a partir de una potencia baja, por ejemplo, en espera o dormido. Si este (estos) elemento(s) / oscilador de determinación de la frecuencia externa se detienen por cualquier razón, el procesador del dispositivo digital permanecerá dormido a menos que sea despertado a un modo operacional por otro episodio de disparo. Una posible solución respecto de este problema consiste en habilitar un temporizador controlador de secuencia dispuesto en el dispositivo digital y utilizarlo como un seguro a prueba de fallos si se produce efectivamente un fallo en el oscilador externo. Sin embargo, el uso del temporizador controlador de secuencia en el dispositivo digital puede incrementar excesivamente el consumo de corriente en el modo dormido (en espera) del dispositivo digital y posiblemente de otras aplicaciones del dispositivo estrechamente interrelacionadas. Por tanto, para reducir el consumo de energía del dispositivo digital el temporizador controlador de secuencia es típicamente desactivado. Sin una señal de activación de despertar procedente del temporizador controlador de secuencia hacia el procesador del dispositivo digital, el procesador permanecerá dormido si el oscilador externo falla cuando el procesador está en el modo de potencia baja. Alternativamente (en un modo operacional) el procesador debe permanecer despierto durante el tiempo suficiente para verificar que el (los) elemento(s) / oscilador de determinación de la frecuencia externa esté operando. Este tiempo adicional invertido en el modo operacional incrementará el consumo de energía del dispositivo digital.

La Patente japonesa JP 23 172762 A divulga un circuito de detección de anomalías en el que una señal de reloj es vigilada para determinar la operación adecuada de un circuito. El circuito de detección divulgado por el documento JP 23 172762 A utiliza un condensador de carga conectado en paralelo con un resistor, de forma que, cuando no se produce ninguna operación del circuito, el condensador queda completamente descargado a través del resistor. Una anomalía es detectada cuando la tensión a través del condensador de carga cae por debajo del valor de referencia de un comparador conectado en paralelo con el condensador de carga.

Sumario

El problema referido se resuelve, y se obtienen beneficios adicionales, mediante la utilización de un sencillo circuito de retardo y vigilancia que es cargado con un primer nivel lógico cuando un (os) / oscilador de determinación de la frecuencia externa está funcionando, y se descarga (se desconecta automáticamente) con un segundo nivel lógico si el (los) elemento(s) / oscilador de determinación de la frecuencia externa falla.

De acuerdo con una forma de realización ejemplar específica de la presente divulgación, un dispositivo digital, de acuerdo con la reivindicación 1, que tiene un monitor y alarma de oscilador de reloj primario comprende: un procesador que tiene un modo operacional y un modo dormido de baja potencia; un contador temporizador que tiene una salida acoplada a una entrada del procesador, y una entrada para aceptar una pluralidad de pulsos de reloj; un oscilador de reloj primario acoplado a la entrada del contador temporizador y un elemento de determinación de la frecuencia externa, en el que el oscilador de reloj primario genera la pluralidad de pulsos de reloj a una frecuencia determinada mediante el elemento de determinación de la frecuencia externa; un condensador de bloqueo de corriente continua (cc) acoplado al oscilador de reloj primario; un diodo conectado al condensador de bloqueo de cc; un condensador de almacenamiento de tensión conectado al diodo, en el que el condensador de almacenamiento de tensión es cargado con una tensión a través del diodo y a partir de la pluralidad de pulsos de reloj; un sumidero de corriente conectado al condensador de almacenamiento de tensión, en el que el sumidero de corriente descarga la tensión sobre el condensador de almacenamiento de tensión cuando no está siendo cargado por la pluralidad de pulsos de reloj; y un comparador de tensión que tiene una salida conectada a una entrada del procesador, una primera entrada conectada al condensador de almacenamiento de tensión y una segunda entrada conectada a una tensión de referencia, en el que, cuando la tensión sobre el condensador de almacenamiento de tensión es mayor que la tensión de referencia, la salida del comparador de tensión está en un primer nivel lógico, y cuando la tensión del condensador de almacenamiento de tensión es igual o inferior a la tensión de referencia la salida del comparador de tensión está en un segundo nivel lógico.

De acuerdo con otra forma de realización ejemplar específica de la presente divulgación, un procedimiento, de acuerdo con la reivindicación 1, de vigilancia de un oscilador de reloj primario de un dispositivo digital y de generación de una alarma como consecuencia de su fallo comprende: cargar un condensador de almacenamiento de tensión a una tensión con una pluralidad de pulsos a partir de un oscilador de reloj primario; vigilar la tensión

sobre el condensador de almacenamiento de tensión con un comparador de tensión, en el que, cuando la tensión sobre el condensador de almacenamiento de tensión es mayor que una tensión de referencia no se emite ninguna alarma procedente del comparador de tensión, y cuando la tensión sobre el condensador de almacenamiento de tensión es igual o inferior a la tensión de referencia, se emite la alarma a partir del comparador de tensión; y el cambio con un reloj de salvaguarda después de que se ha emitido la alarma procedente del comparador de tensión. En el que un procesador tiene un modo operacional y un modo dormido de baja potencia, y el procesador despierta del modo dormido de baja potencia al modo operacional cuando la alarma es emitida por el comparador de tensión.

Breve descripción de los dibujos

Una comprensión más acabada de la presente divulgación se puede obtener con referencia a la descripción subsecuente tomada en combinación con los dibujos que se acompañan, en los que:

La Figura 1 ¡lustra un diagrama esquemático de un dispositivo digital que tiene un circuito para vigilar la operación de un (unos) elemento(s) / oscilador de determinación de la frecuencia externa y para señalar un procesador del dispositivo digital si el (los) elemento(s) / oscilador de determinación de la frecuencia externa falla(n), de acuerdo con una forma de realización ejemplar específica de la presente divulgación; y

la Figura 2 ¡lustra unas formas de onda tensión - tiempo esquemáticas de diversos puntos de señal del diagrama esquemático del dispositivo digital mostrado en la Figura 1.

Aunque la presente divulgación es susceptible de diversas modificaciones y formas alternativas, sus formas de realización ejemplares específicas se han mostrado en los dibujos y en la presente memoria se describen con detalle. Se debe entender, sin embargo, que la descripción en la presente memoria de formas de realización ejemplares específicas no está concebida para limitar la divulgación a las formas concretas divulgadas en la presente memoria, definiéndose la presente divulgación por las reivindicaciones adjuntas.

Descripción detallada

Con referencia ahora a los dibujos, en ellos se muestra de forma esquemática una forma de realización específica. Los mismos elementos de los dibujos serán representados por los mismos números, y elementos similares serán representados por los mismos números con un sufijo con una letra en caracteres minúsculos diferente.

Con referencia a la Figura 1, en ella se representa un diagrama esquemático de un dispositivo digital que tiene un circuito para vigilar la operación de un (unos) elemento(s) / oscilador de determinación de la frecuencia externa y señalizar un procesador del dispositivo digital si falla(n) el (los) elemento(s) / oscilador de determinación de la frecuencia externa, de acuerdo con una forma de realización ejemplar especifica de la presente divulgación. Un dispositivo... [Seguir leyendo]

1Un dispositivo digital que tiene una alarma y un monitor de oscilador de reloj primario, que comprende:

un procesador (12) que tiene un modo operacional en un modo dormido de baja potencia;

un oscilador (124) de reloj primario acoplado a un elemento (128) de determinación de la frecuencia externa, en el que el oscilador (124) de reloj primario genera la pluralidad de pulsos de reloj a una frecuencia determinada por el elemento (128) de determinación de la frecuencia externa;

un condensador (12) de bloqueo de corriente continua (cc) acoplado al oscilador (124) de reloj primario;

un diodo (118) conectado al condensador (12) de bloqueo de cc;

un condensador (116) de almacenamiento de tensión conectado al diodo (118), en el que el condensador (116) de almacenamiento de tensión es cargado con una tensión a través del diodo (118) y a partir de la pluralidad de pulsos de reloj;

un sumidero (112) de corriente constante conectado al condensador (116) de almacenamiento de tensión, en el que el sumidero (112) de corriente descarga la tensión sobre el condensador (116) de almacenamiento de tensión cuando no está siendo cargado a partir de la pluralidad de pulsos de reloj con un tiempo de descarga superior a un periodo de reloj de la pluralidad de pulsos de reloj; y

un comparador (18) de tensión que tiene una salida conectada a una entrada del procesador (12), una primera entrada conectada al condensador (116) de almacenamiento de tensión y una segunda entrada conectada a una tensión (11) de referencia, en el que

cuando la tensión sobre el condensador (116) de almacenamiento de tensión es superior a la tensión (11) de referencia, la salida del comparador (18) de tensión está en un primer nivel lógico, y

cuando la tensión sobre el condensador (116) de almacenamiento de tensión es inferior o igual a la tensión (11) de referencia, la salida del comparador (18) de tensión está en un segundo nivel lógico.

2.- El dispositivo digital de acuerdo con la reivindicación 1, en el que, cuando el procesador (12) está en el modo dormido de baja potencia y la salida del comparador (18) de tensión está en el segundo nivel lógico, el procesador (12) retorna al modo operacional.

3.- El dispositivo digital de acuerdo con la reivindicación 1 o 2, que comprende además un reloj de salvaguarda y en el que, cuando el procesador (12) retorna al modo operacional o cuando el procesador (12) está en el modo operacional y la salida del comparador (18) de tensión conmuta al segundo nivel lógico, el procesador es operable para utilizar el reloj de salvaguarda para la operación del mismo.

4.- El dispositivo digital de acuerdo con la reivindicación 2 o 3, en el que cuando la salida del comparador (18) de tensión conmuta al segundo nivel lógico, el procesador es programado para ejecutar una rutina de programa de fallo de oscilador de reloj primario.

5.- El dispositivo digital de acuerdo con cualquiera de las reivindicaciones precedentes, que comprende además un contador (16) temporizador que tiene una salida acoplada a una entrada del procesador (12), y una entrada acoplada al oscilador (124) de reloj primario.

6.- El dispositivo digital de acuerdo con cualquiera de las reivindicaciones precedentes, en el que el elemento (128) de determinación de la frecuencia externa es un resonador de cuarzo o un material cerámico.

7.- El dispositivo digital de acuerdo con cualquiera de las reivindicaciones precedentes, en el que la tensión de referencia es suministrada por una referencia de tensión o una referencia de tensión de salto de banda o a partir de un divisor de tensión de red de resistor acoplado entre una tensión de suministro y un suministro común.

8.- El dispositivo digital de acuerdo con cualquiera de las reivindicaciones precedentes, en el que el sumidero de corriente constante descarga el condensador (116) de almacenamiento de tensión linealmente al hilo del tiempo.

9.- El dispositivo digital de acuerdo con cualquiera de las reivindicaciones precedentes, que comprende además el ignorar la salida del comparador (18) de tensión en el momento del arranque hasta que el condensador (116) de almacenamiento de tensión esté cargado a partir de la pluralidad de pulsos de reloj.

1.- Un procedimiento de vigilancia de un oscilador de reloj primario de un dispositivo (1) digital y de generación de una alarma en caso de fallo, comprendiendo dicho procedimiento:

cargar un condensador (116) de almacenamiento de tensión a una tensión con una pluralidad de pulsos procedentes de un oscilador (124) de reloj primario por medio de un condensador (12) de bloqueo de

corriente continua (cc) acoplado al oscilador (124) de reloj primarlo y un diodo (118) conectado al condensador de bloqueo de cc;

descargar el condensador (116) de almacenamiento de tensión por medio de un sumidero (112) de corriente constante con un tiempo de descarga superior a un periodo de reloj de la pluralidad de pulsos;

vigilar la tensión sobre el condensador (116) de almacenamiento de tensión con un comparador (18) de

tensión, en el que

cuando la tensión sobre el condensador (116) de almacenamiento de tensión es superior a una tensión de referencia no se emite ninguna alarma a partir del comparador (18) de tensión, y

cuando la tensión sobre el condensador (116) de almacenamiento de tensión es inferior o igual a la tensión 1 de referencia, la alarma es emitida por el comparador (18) de tensión.

11.- El procedimiento de acuerdo con la reivindicación 1, en el que el dispositivo (1) digital comprende un procesador (12) que recibe los pulsos como reloj operativo y comprende además un reloj de salvaguarda y tras la emisión de la alarma, el procesador es operado por el reloj de salvaguarda.

12.- El procedimiento de acuerdo con la reivindicación 1, en el que el dispositivo (1) digital comprende un reloj de 15 salvaguarda y un procesador (12) que recibe los pulsos del reloj de salvaguarda, como un reloj operativo.

13.- El procedimiento de acuerdo con la reivindicación 11 o 12, en el que el procesador (12) tiene un modo operacional y un modo dormido de baja potencia, comprendiendo además el procedimiento la etapa de despertar el procesador (18) para que pase del modo dormido de baja potencia al modo operacional cuando se emite la alarma por el comparador (18) de tensión.

14.- El procedimiento de acuerdo con las reivindicaciones 11 a 13, en el que un procesador (12) tiene una rutina de

programa de excepción de fallo de reloj que se inicia cuando se emite la alarma por el comparador (18) de tensión.

- El procedimiento de acuerdo con las reivindicaciones 11 a 14, en el que tras el arranque del dispositivo (1) digital, la alarma emitida por el comparador (18) de tensión es ignorada hasta que el condensador (116) de almacenamiento de tensión sea cargado desde la pluralidad de pulsos de reloj.