PROCEDIMIENTO Y APARATO PARA PROBAR UN SISTEMA EN CHIP QUE IMPLICA ACCESOS EN PARALELO Y EN SERIE.

Procedimiento y aparato para probar un sistema en chip que implica accesos en paralelo y en serie Campo de la invención La invención se refiere al campo de las placas de circuitos impresos y, más específicamente, a la prueba de placas de circuitos impresos Antecedentes de la invención El grupo de acción común de prueba (JTAG) se refiere a la norma IEEE 1149 para someter a prueba puertos de acceso para probar placas de circuitos impresos usando la exploración de límites. El JTAG es usado por herramientas de generación automatizada de prueba (ATG) para probar placas de circuitos impresos. El lenguaje de descripción de exploración de límites (BSDL) se ha desarrollado como parte de la norma IEEE 1149.1 para el JTAG al nivel de la placa y asimismo, se ha desarrollado el Lenguaje de Descripción Jerárquica de Exploración (HSDL) como una extensión de BSDL. BSDUHSDL describe recursos disponibles sobre una placa o un componente de una placa (donde HSDL describe componentes compuestos por otros componentes). Mientras que BSDUHSDL es eficiente para el JTAG al nivel de placa, el paso del JTAG al nivel de la placa al JTAG al nivel del chip pone de manifiesto las limitaciones de BSDUHSDL. JTAG instrucción (IJTAG) se está normalizando (denominado como la norma P1687) para solucionar las limitaciones de JTAG existentes asociadas al cambio de JPAG al nivel de la placa al JTAG al nivel del chip; sin embargo, el trabajo en curso asociado al IJTAG ha revelado que BSDUHSDL es incapaz de satisfacer los requisitos de descripción para la prueba de JTAG al nivel del chip. BSDUHSDL se basa en una lista ordenada de células que compone el registro de exploración de límites, sin embargo, tal descripción estática no es apropiada para describir cadenas complejas de exploración dinámica necesarias en IJTAG. Asimismo, BSDUHSDL falla en la provisión de cualquier espacio para describir procedimientos de prueba necesarios para cada componente del sistema. El documento WO 2005/078465 A1 divulga la prueba de núcleos funcionales o IP que forman parte de un sistema en chip, SOC. Los medios de prueba comprenden una capa en la cual se empotra el núcleo. Sumario de la invención La presente invención proporciona un nuevo lenguaje de descripción de hardware para la prueba de JTAG al nivel del chip. Este nuevo lenguaje de descripción de hardware, denominado como Nuevo BSDL (NSDL), permite probar recursos de un sistema en chip a describir, permitiendo de este modo que el sistema en chip sea descrito para facilitar la prueba del sistema en chip. La presente invención proporciona un enfoque de abajo hacia arriba para describir un sistema en chip. La presente invención soporta descripciones algorítmicas de cada uno de los componentes del sistema en chip, y soporta una descripción algorítmica de interconexiones entre los componentes del sistema en chip, permitiendo de este modo la generación de una descripción algorítmica de todo el sistema en chip o partes del sistema en chip. En una realización, se proporciona un procedimiento para probar un sistema en chip como se define en la reivindicación 1. Se proporcionan mejoras adicionales mediante las reivindicaciones dependientes 2-8. En una realización; se proporciona un aparato como se define en la reivindicación 9. En una realización; se proporciona un soporte de almacenamiento legible por ordenador como se define en la reivindicación 10. Breve descripción de los dibujos Las enseñanzas de la presente invención se pueden entender fácilmente considerando la siguiente descripción detallada en combinación con los dibujos anexos, en los cuales: La figura 1 ilustra un diagrama de bloques de alto nivel de un entorno de prueba; La figura 2 ilustra un diagrama de bloques de alto nivel del sistema en chip del entorno de prueba de la figura 1. La figura 3 ilustra un conocimiento de entrada-salida de un componente sin acceso; La figura 4 ilustra un conocimiento de entrada-salida de un componente de acceso limitado o pleno acceso. La figura 5 ilustra una referencia explícita de rodajas de una trayectoria interna de exploración de un componente; 2   La figura 6 ilustra un diagrama de bloques de alto nivel de una representación de un dispositivo de cruce; La figura 7 ilustra un diagrama de bloque de alto nivel del uso de un dispositivo genérico de cruce para modificar dinámicamente la trayectoria de exploración de un sistema en chip. La figura 8 ilustra un diagrama de bloques de alto nivel de un dispositivo de cruce que se puede describir usando NSDL; La figura 9 ilustra un diagrama de bloques de alto nivel de un dispositivo de cruce que se puede describir usando NSDL; La figura 10 ilustra un diagrama de bloques de alto nivel de un dispositivo de cruce que se puede describir usando NSDL; La figura 11 ilustra un diagrama de bloques de alto nivel del sistema de prueba del entorno de prueba de la figura 1; La figura 12 ilustra un procedimiento ejemplar ejecutado por el sistema de prueba de la figura 1 para probar un sistema mediante una conexión JTAG; La figura 13 ilustra un procedimiento ejemplar ejecutado por el sistema de prueba de la figura 1 para probar un sistema mediante una conexión JTAG. La figura 14 ilustra un procedimiento ejemplar ejecutado por el sistema de prueba de la figura 1 para probar un sistema a través de una conexión JTAG. La figura 15 ilustra el uso de una descripción de uno de los componentes del sistema en chip de la figura 2 para determinar los valores de los bits del registro para un procedimiento de prueba para probar ese componente. La figura 16 ilustra el uso de una descripción de la composición del sistema en chip de la figura 2 para determinar los flujos de bits para un procedimiento de prueba para probar uno de los componentes del sistema en chip de la figura 2; La figura 17 ilustra un procedimiento ejemplar ejecutado por el sistema de prueba de la figura 1 para probar un componente de un sistema en una estructura IJTAG/NSDL; La figura 18 ilustra un diagrama de bloques de alto nivel de un sistema en chip ejemplar; La figura 19 ilustra el uso de una descripción de uno de los componentes del sistema en chip de la figura 18 para determinar los valores de los bits del registro para un procedimiento de prueba para probar ese componente. La figura 20 ilustra el uso de descripciones de los componentes del sistema en chip de la figura 18 para determinar una descripción de la composición del sistema en chip de la figura 18; La figura 21 ilustra un diagrama de bloques de alto nivel de un esquema general de conexión de una interfaz de acceso en paralelo; La figura 22 ilustra un diagrama de bloques de alto nivel que ilustra dos esquemas ejemplares de conexión de acceso en paralelo; La figura 23A ilustra un diagrama de bloques de alto nivel de un entorno ejemplar de prueba; La figura 23B ilustra un diagrama de bloques de alto nivel de flujo de datos dentro del entorno ejemplar de prueba de la figura 23A. La figura 24 ilustra un diagrama de bloques de alto nivel de una conexión ejemplar de una conexión ejemplar entre un puerto paralelo y el núcleo de un sistema en chip; La figura 25 ilustra un diagrama de bloques de alto nivel de una conexión ejemplar entre un puerto paralelo y el núcleo de un sistema en chip; La figura 26 ilustra un diagrama de bloques de alto nivel de una conexión ejemplar de una conexión ejemplar entre un puerto paralelo y el núcleo de un sistema en chip; La figura 27 ilustra un diagrama de bloques de alto nivel de una conexión ejemplar de una conexión ejemplar entre un puerto paralelo y el núcleo de un sistema en chip; La figura 28 ilustra un diagrama de bloques de alto nivel de un esquema interno de conexión de una interfaz de acceso en paralelo; 3   La figura 29 ilustra un procedimiento para describir los recursos de prueba de un sistema en chip; y La figura 30 ilustra un diagrama de bloques de alto nivel de un ordenador estándar apropiado para su uso en la ejecución de las funciones descritas en el presente documento. Para facilitar la comprensión, se han usado números de referencia idénticos, allí donde es posible, para designar elementos idénticos que son comunes a las figuras. Descripción detallada de la invención Como se describe en la presente invención, se ha normalizado la Instrucción JTAG (IJTAG) (denominado como la norma P1687, o alternativamente, IJTAG) para resolver las limitaciones JTAG existentes asociadas al cambio de la prueba de JTAG al nivel de la placa a la prueba de JTAG al nivel del chip; sin embargo, el trabajo en curso asociado a IJTAG ha revelado que BSDUHSDL es incapaz de satisfacer los requisitos de descripción para la exploración de límites al nivel del chip. La presente invención proporciona un nuevo lenguaje de descripción de hardware que resuelve las limitaciones de BSDUHSDL para la prueba de JTAG al nivel del chip. Este nuevo lenguaje de descripción de hardware se denomina... [Seguir leyendo]

1.- Procedimiento para probar un sistema en chip (110) que tiene una pluralidad de componentes (210) interconectados por una pluralidad de interconexiones y usar al menos una herramienta de prueba, comprendiendo el procedimiento: a) seleccionar (1404, 1704) un componente (210) del sistema en chip; b) obtener (1406, 1706) una descripción del componente seleccionado (210) con lo cual la descripción es una descripción algorítmica del componente (210) del sistema en chip (110), con lo cual la descripción algorítmica incluye una o más reglas de composición definidas en un formato adaptado para ser entendido por la al menos una herramienta de prueba; con lo cual la descripción algorítmica del componente (210) describe una representación de cada una de al menos una función soportada por el componente (210) con al menos un valor registro para el componente (210); c) obtener (1410, 1710) una descripción de sistema del sistema en chip (110), con lo cual la descripción de sistema se usa para especificar flujos de bits de prueba para el sistema en chip (110) ; y d) determinar (1712) la posición del componente seleccionado (210) dentro de los flujos de bits de prueba del sistema en chip (110). 2.- Procedimiento según la reivindicación 1, que comprende, además: a) convertir (1708) cada función soportada por el componente (210) en valores de registros asociados a los registros del componente (210); b) insertar (1714) valores de registro en la posición localizada del flujo de bits de entrada; c) recuperar (1716) los valores resultantes desde la posición situada del flujo de bits de salida; y d) procesamiento de los valores resultantes recuperados con el fin de determinar varios resultados de prueba. 3.- Procedimiento según la reivindicación 1 o 2, en el cual, para cada componente del sistema en chip (110), la al menos una función comprende al menos una función para probar el componente (210) y una función para ejecutar una operación en el componente (210). 4.- Procedimiento según la reivindicación 1 o 2, en el cual, para cada componente (210), la descripción algorítmica del componente (210) describe una ruta de exploración interna del componente (210). 5.- Procedimiento según la reivindicación 1 o 2, en el cual la descripción algorítmica del sistema en chip (110) comprende una descripción de una topología del sistema en chip (110). 6.- Procedimiento según la reivindicación 5, en el cual la descripción de la topología del sistema en chip (110) comprende una descripción de una ruta de exploración del sistema en chip (110) 7.- Procedimiento según la reivindicación 6, en el cual la descripción de la ruta de exploración del sistema comprende información de longitud de ruta de exploración e información jerárquica de ruta de exploración. 8.- Procedimiento según cualquier reivindicación anterior, en el cual la descripción algorítmica de la composición de los componentes comprende descripciones algorítmicas de los componentes respectivos de la composición y una descripción de interconexiones entre los componentes de la composición; comprendiendo, además, el procedimiento las etapas de: recibir, para cada componente de la composición, una descripción algorítmica de acceso al componente, en el cual la descripción algorítmica de acceso al componente comprende una descripción algorítmica de uno o más mecanismos de acceso configurados para su uso en el acceso al componente y una descripción de una o más interconexiones entre el o los mecanismos de acceso y el componente; y almacenar la descripción algorítmica de la composición y las descripciones algorítmicas de acceso a los componentes para su uso en la prueba de al menos una parte del sistema. 9.- Aparato para probar un componente de un sistema en chip (110), en el cual el procedimiento de cualquiera de las reivindicaciones 1 a 8 se puede cargar y el procedimiento se puede ejecutar por el procedimiento. 10.- Medio legible por ordenador que almacena instrucciones que, cuando se cargan en una memoria (3004) y se ejecutan por un procesador (3002), hacen que el procesador (3002) lleve a cabo el procedimiento de cualquiera de las reivindicaciones 1 a 8. 42   43   44     FIG. 7 46   47   48   49     51   52   53   54     56   57   58   59     61   62   63   64