Pasarela para el enrutamiento automático de mensajes entre buses.

Pasarela para el enrutamiento automático de mensajes entre buses (3) con:

(a) varios módulos de comunicaciones (2) para el almacenamiento intermedio y la transmisión de mensajes (N) a través de los buses (3); y con

(b) una unidad de control de pasarela (4-1), que está unida a través de un sistema de bus (5-1) para intercambiar mensajes (N) a los módulos de comunicaciones (2), y que obtiene indicada desde cada módulo de comunicaciones (2) la aparición en ese punto de un mensaje (N) a enrutar como acontecimiento externo (EVext), caracterizada porque la unidad de control de pasarela (4-1) presenta lo siguiente:

(b1) una memoria de vectores (VRAM) con una primera zona de memoria para archivar vectores de módulo de comunicaciones (KBV), en donde para cada módulo de comunicaciones (2) está previsto un vector de módulo de comunicaciones (KBV), que indica el momento (ZP) de un acontecimiento interno (EVint) a esperar como siguiente que es activado por un sincronizador, para un mensaje (N) almacenado de forma intermedia en el módulo de comunicaciones (2) y una dirección de salto de vector sobre un vector de mensaje (NV), que está archivado en una segunda zona de memoria de la memoria de vectores (VRAM), en donde para cada mensaje (N) relevante almacenado de forma intermedia en el módulo de comunicaciones (2) se archiva un vector de mensaje (NV) correspondiente, que indica un momento ZP configurable de un acontecimiento interno (EVint) a activar por parte del mensaje (N) así como una dirección de salto de orden;

(b2) una memoria de órdenes (IRAM) para archivar órdenes, que pueden direccionarse mediante la dirección de salto de orden indicada en el vector de mensaje (NV); y

(b3) un control de desarrollo (FSM) que, al producirse un acontecimiento interno (EVint), almacena de forma intermedia su momento ZP en un vector de mensaje (NV) de un mensaje (N) almacenado de forma intermedia en un módulo de comunicaciones (2) o bien, al producirse un acontecimiento externo EVext que se indica al control de desarrollo (FSM) mediante un módulo de comunicaciones (2), lee el vector de módulo de comunicaciones (KBV) correspondiente al módulo de comunicaciones (2) respectivo en la primera zona de memoria de la memoria de vectores (VRAM) y, mediante la dirección de salto de vector allí contenida, lee la dirección de salto de vector del vector de mensaje (NV) direccionado en la segunda zona de memoria de la memoria de vectores (VRAM) y a continuación, mediante la dirección de salto de orden leída, lee y ejecuta al menos una orden en la memoria de órdenes (IRAM), en donde se actualizan los momentos ZP indicados en los vectores (NV, KBV) .

Pasarela para el enrutamiento automático de mensajes entre buses

La presente invención se refiere a una pasarela para el enrutamiento automático de mensajes entre buses, en especial entre buses serie y buses de campo.

La interconexión de aparatos de control, sensores y actuadores con ayuda de una red, respectivamente de un sistema de comunicaciones compuesto por un enlace de comunicaciones, en especial un bus y módulos de comunicaciones correspondientes, ha aumentado drásticamente en los últimos años a la hora de construir vehículos de motor modernos o también en la construcción de máquinas, en especial en el campo de las máquinasherramientas así como en la automatización. Con ello pueden conseguirse efectos sinérgicos a causa de la distribución de funciones entre varios abonados, en especial aparatos de control. Aquí se habla de sistemas distribuidos. Estos sistemas distribuidos o redes se componen de este modo de los abonados y del sistema de bus que enlaza estos abonados o varios sistemas de bus que enlazan. La comunicación entre diferentes estaciones, respectivamente abonados, tiene lugar cada vez más a través de un sistema de comunicaciones, sistema de bus o red de este tipo, a través del cual los datos a transferir se transmiten en mensajes. Este tráfico de comunicaciones sobre el sistema de bus, mecanismo de acceso y recepción así como tratamiento de errores se regulan a través de un protocolo correspondiente, en donde se utiliza con frecuencia el nombre del respectivo protocolo y así también aquí como sinónimo para la red, respectivamente el propio sistema de bus.

Como protocolo se ha establecido por ejemplo el bus CAN (Controller Area Network) en el campo automovilístico.Éste es un protocolo controlado por acontecimientos, es decir, actividades de protocolo como el envío de un mensaje se inician mediante acontecimientos que tienen su origen fuera del sistema de comunicaciones. El acceso claro al sistema de comunicaciones, respectivamente sistema de bus, se resuelve mediante un arbitraje de bits basado en prioridades. Una premisa para ello es que a los datos a transmitir y con ello a cada mensaje se asigna una prioridad. El protocolo CAN es muy flexible; una adición de abonados y mensajes adicionales es de este modo posible sin problemas, siempre que sigan existiendo prioridades libres (identificador de mensajes) . La reunión de todos los mensajes a enviar en la red con prioridades y sus abonados emisores, respectivamente receptores, respectivamente los módulos de comunicaciones correspondientes se archivan en una lista, la llamada matriz de comunicaciones.

Un planteamiento alternativo a la comunicación espontánea, controlada por acontecimientos, es el planteamiento controlado solamente por tiempo. Todas las actividades de comunicación sobre el bus son estrictamente periódicas. Las actividades de protocolo como el envío de un mensaje se activan solamente mediante la actualización de un tiempo válido para todo el sistema de bus. El acceso a este medio se basa en el reparto de periodos de tiempo, en los que un emisor tiene un derecho de emisión exclusivo. Con ello normalmente es necesario establecer la secuencia de mensajes ya antes de la puesta en marcha. De este modo se establece un plan de marcha, que cumpla los requisitos de los mensajes en cuanto a tasa de repeticiones, redundancia, plazos límite, etc. Se habla de la llamada programación de bus. Un sistema de bus de este tipo es por ejemplo el TTP/C.

Una unión de las ventajas de ambos sistemas de bus citados se realiza en el planteamiento de soluciones de la CANcontrolada por tiempo, la llamada TTCAN (Time Triggered Controller Area Network) . Ésta cumple los requisitos antes esquematizados según una comunicación controlada por tiempo así como los requisitos según una determinada medida de flexibilidad. La TTCAN cumple esto mediante la estructuración de la ronda de comunicaciones en unas llamadas ventanas de tiempo exclusivas para mensajes periódicos de determinados abonados de comunicación y en las llamadas ventanas de tiempo de arbitraje para mensajes espontáneos de varios abonados de comunicación. Con ello la TTCAN se basa fundamentalmente en una comunicación periódica, controlada por tiempo, que se sincroniza mediante un abonado emisor de tiempo principal, respectivamente módulo de comunicaciones, el llamado maestro de tiempo con ayuda de un mensaje de referencia de tiempo.

Otra posibilidad de unir diferentes tipos de transmisión está formada por el protocolo FlexRay, con lo que se describe un sistema de bus rápido, determinístico y que tolera errores en especial para su uso en un vehículo de motor. Este protocolo trabaja según el procedimiento del Time-Division-Multiple-Access (TDMA) , en donde se asignan a los abonados, respectivamente a los mensajes a transmitir, ranuras de tiempo fijas en las que tienen acceso exclusivo al enlace de comunicaciones, al bus. Las ranuras de tiempo se repiten con ello en un ciclo establecido, de tal modo que el momento en el que se transmite un mensaje a través del bus puede preverse exactamente y el acceso al bus se realiza de forma determinística. Para aprovechar óptimamente la anchura de banda para la transmisión de mensajes sobre el sistema de bus se divide el ciclo en una parte estática y otra dinámica. Las ranuras de tiempo fijas se encuentran con ello en la parte estática al comienzo de un ciclo de bus. En la parte dinámica se adjudican dinámicamente según el procedimiento del Flexible-Time-Division–Multiple-Access (FTDMA) . En el mismo se hace ahora posible el acceso exclusivo en cada caso solamente durante un breve espacio de tiempo. Si no se produce ningún acceso, se libera el acceso para el siguiente abonado. Este espacio de tiempo recibe el nombre de minislot, en el que se espera al acceso del primer abonado.

El documento RYAN C ET AL: “Clock synchronisation on multiple TTCAN network channels” MIROPROCESSORS AND MICROSYSTEMS, IPC BUSINESS PRESS LTD, Londres (RU) , tomo 28, nº 3, 23 de abril de 2004 (2004-0423) , páginas 135-146, XP004502590, hace patente una pasarela para el enrutamiento automático de mensajes entre buses con:

- varios módulos de comunicaciones para el almacenamiento intermedio y la transmisión de mensajes a través de los buses; y con

- una unidad de control de pasarela, que está unida a través de un sistema de bus para intercambiar mensajes a los módulos de comunicaciones, y que obtiene indicada desde cada módulo de comunicaciones la aparición en ese punto de un mensaje a enrutar como acontecimiento externo.

Como se acaba de representar ahora mismo existe un gran número de tecnologías de transmisión y con ello de clases de sistemas de bus o redes. Con frecuencia se da el caso de que es necesario unir entre sí varios sistemas de bus de la misma o diferente clase. Para esto sirve una unidad de interfaz de bus, una llamada pasarela. Una pasarela es de este modo un interfaz entre diferentes buses, que pueden ser de la misma o diferente clase, en donde la pasarela transmite mensajes (parciales) desde un bus a uno o varios buses diferentes. Las pasarelas conocidas se componen de varios módulos de comunicaciones independientes, en donde el intercambio de mensajes se realiza con ello a través del interfaz de procesador (CPU-Interface) del abonado respectivo, respectivamente del módulo de interfaz correspondiente del módulo de comunicaciones respectivo. Con ello este CPU-Interface se carga mucho a causa de este intercambio de datos y de otras funciones aplicativas, además de los mensajes a transmitir al propio abonado, con lo que se obtiene, junto con la estructura de transmisión que se obtiene a causa de esto, una velocidad de transmisión de datos relativamente baja o, por otro lado, una elevada frecuencia de reloj con elevado consumo de energía. Asimismo existen controladores de comunicaciones o módulos de comunicaciones integrados, que comparten una memoria de informaciones común, la llamada memoria de mensajes, respectivamente Message-RAM, para de este modo compensar los inconvenientes estructurales. Evidentemente tales módulos de comunicaciones integrados son a causa de esto muy inflexibles con relación a la transmisión de datos y están fijados en especial según un número determinado de conexiones de bus y casi siempre también según el mismo sistema de bus.

La figura 1 muestra un módulo de comunicaciones, respectivamente controlador de comunicaciones CC habitual, para una pasarela habitual, como se ha representado en la figura 2. El módulo de comunicaciones CC presenta un interfaz para un bus de periféricos... [Seguir leyendo]

1. Pasarela para el enrutamiento automático de mensajes entre buses (3) con:

(a) varios módulos de comunicaciones (2) para el almacenamiento intermedio y la transmisión de mensajes (N) a través de los buses (3) ; y con

(b) una unidad de control de pasarela (4-1) , que está unida a través de un sistema de bus (5-1) para intercambiar mensajes (N) a los módulos de comunicaciones (2) , y que obtiene indicada desde cada módulo de comunicaciones (2) la aparición en ese punto de un mensaje (N) a enrutar como acontecimiento externo (EVext) , caracterizada porque la unidad de control de pasarela (4-1) presenta lo siguiente:

(b1) una memoria de vectores (VRAM) con una primera zona de memoria para archivar vectores de módulo de comunicaciones (KBV) , en donde para cada módulo de comunicaciones (2) está previsto un vector de módulo de comunicaciones (KBV) , que indica el momento (ZP) de un acontecimiento interno (EVint) a esperar como siguiente que es activado por un sincronizador, para un mensaje (N) almacenado de forma intermedia en el módulo de comunicaciones (2) y una dirección de salto de vector sobre un vector de mensaje (NV) , que está archivado en una segunda zona de memoria de la memoria de vectores (VRAM) , en donde para cada mensaje (N) relevante almacenado de forma intermedia en el módulo de comunicaciones (2) se archiva un vector de mensaje (NV) correspondiente, que indica un momento ZP configurable de un acontecimiento interno (EVint) a activar por parte del mensaje (N) así como una dirección de salto de orden;

(b2) una memoria de órdenes (IRAM) para archivar órdenes, que pueden direccionarse mediante la dirección de salto de orden indicada en el vector de mensaje (NV) ; y

(b3) un control de desarrollo (FSM) que, al producirse un acontecimiento interno (EVint) , almacena de forma intermedia su momento ZP en un vector de mensaje (NV) de un mensaje (N) almacenado de forma intermedia en un módulo de comunicaciones (2) o bien, al producirse un acontecimiento externo EVext que se indica al control de desarrollo (FSM) mediante un módulo de comunicaciones (2) , lee el vector de módulo de comunicaciones (KBV) correspondiente al módulo de comunicaciones (2) respectivo en la primera zona de memoria de la memoria de vectores (VRAM) y, mediante la dirección de salto de vector allí contenida, lee la dirección de salto de vector del vector de mensaje (NV) direccionado en la segunda zona de memoria de la memoria de vectores (VRAM) y a continuación, mediante la dirección de salto de orden leída, lee y ejecuta al menos una orden en la memoria de órdenes (IRAM) , en donde se actualizan los momentos ZP indicados en los vectores (NV, KBV) .

2. Pasarela según la reivindicación 1, en donde la pasarela (1) presenta un procesador (4-2) que está unido, a través de un segundo bus de sistema (5-2) aparte, a los módulos de comunicaciones (2) .

3. Pasarela según la reivindicación 1, en donde el control de desarrollo (FSM) de la unidad de control de pasarela (41) presenta: un FSM de acontecimientos (Finite State Machine) el cual, cuando se produce un acontecimiento interno o uno externo valora los vectores (KBV, NV) archivados en la memoria de vectores (VRAM) y actualiza los momentos indicados en los vectores; y

un FSM de órdenes (Finite State Machine) , que ejecuta las órdenes leídas en la memoria de órdenes (IRAM) .

4. Pasarela según la reivindicación 1, en donde el vector de mensaje (NV) presenta además una diferencia de tiempo (ºt) entre el momento ZP de un acontecimiento interno a activar mediante el mensaje (N) correspondiente y un momento ZP del siguiente acontecimiento interno, a activar mediante el mensaje (N) correspondiente.

5. Pasarela según la reivindicación 1, en donde la unidad de control de pasarela (4-1) presenta un contador (Z) como sincronizador interno para activar un acontecimiento interno (EVint) .

6. Pasarela según la reivindicación 1, en donde la unidad de control de pasarela (4-1) presenta un registro de estados (SR) , que almacena de forma intermedia aquel momento (ZP) para el siguiente acontecimiento a esperar de entre todos los acontecimientos internos a esperar, para todos los mensajes (N) almacenados de forma intermedia en los módulos de comunicaciones (2) .

7. Pasarela según la reivindicación 1, en donde los buses (3) son buses serie.

8. Pasarela según la reivindicación 2, en donde cada módulo de comunicaciones (2) muestra:

(a) una unidad de protocolo de comunicaciones (2c) conectada al bus serie (3) para cambiar entre paquetes de datos DP y mensajes MSG, que se componen en cada caso de varias palabras de datos DW;

(b) una unidad de transmisión de mensajes (2d) para transmitir mensajes MSG entre al menos una memoria de mensajes (2e) y la unidad de protocolo de comunicaciones (2c) así como memorias tampón (2f, 2g) ;

(c) varias unidades de interfaz (2a, 2b) , que están conectadas en cada caso a un sistema de bus (5-1, 5-2) correspondiente de la pasarela (1) , en donde cada unidad de interfaz (2a, 2b) está unida al menos a una memoria tampón (2f, 2g) correspondiente que almacena de forma intermedia un mensaje MSG, en donde se realiza una transmisión de palabras de datos (DW) , a través de varios buses de sistema (5-1, 5-2) y sus unidades de interfaz (2a, 2b) correspondientes, desde y hasta las memorias tampón (2f, 2g) de las

unidades de interfaz (2a, 2b) , en el mismo momento sin tiempo de espera.

9. Pasarela según la reivindicación 7, en donde el bus serie (3) es un bus de campo.

10. Pasarela según la reivindicación 9, en donde el bus serie (3) es un bus CAN, Controller Area Network.

11. Pasarela según la reivindicación 9, en donde el bus serie (3) es un bus Ethernet

12. Pasarela según la reivindicación 2, en donde cada uno de los dos buses de sistema (5-1, 5-2) presenta un 15 maestro de bus de sistema (4-1, 4-2) correspondiente.

13. Pasarela según la reivindicación 8, en donde la unidad de transmisión de mensajes (2d) de un módulo de comunicaciones (2) señaliza la recepción de un mensaje, transmitido por palabras a través de un bus de sistema (51, 5-2) , al maestro de bus de sistema (4-1, 4-2) del bus de sistema.

14. Pasarela según la reivindicación 8, en donde la unidad de transmisión de mensajes (2d) confirma al maestro de

bus de sistema (4-1, 4-2) la recepción de un mensaje a transmitir mediante señales, después de que éste haya solicitado la información.

15. Pasarela según la reivindicación 8, en donde un mensaje recibido desde el bus de sistema (5-1, 5-2) respectivo, que está almacenado de forma intermedia en una memoria tampón (2f, 2g) y que se transmite desde la unidad de transmisión de mensajes (2d) a la memoria de mensajes (2e) , para señalizar una disponibilidad de emisión a través

del bus serie (3) , presenta al menos un bit de señalizador.