SISTEMA Y MÉTODO DE MANTENIMIENTO DE COHERENCIA CACHÉ EN
ARQUITECTURAS MULTIPROCESADOR Y MULTINÚCLEO.
Sección de la CIP Física
(22/05/2019). Solicitante/s: UNIVERSIDAD DE CANTABRIA. Clasificación: G06F12/0815.
Sistema y método de mantenimiento de coherencia caché en arquitecturas multiprocesador y multinúcleo.
Se describe un sistema y un método que permiten mantener la coherencia caché en arquitecturas multiprocesador y multinúcleo mediante gestión de una serie de metadatos asociados a cada bloque de datos, de forma jerarquizada a nivel de núcleo, chip y sistema; denominados tokens. Para llevar a cabo el objeto de la invención, se implementa, asociado al último nivel de cache compartido en cada chip (LLC) una estructura D/F-LLC compuesta por un directorio y un filtro que contienen información sobre los bloques que están en la caches privadas de ese chip. Asimismo, asociado a cada controlador de memoria de cada chip, se implementa una estructura similar D/F-MEM con información sobre los bloques que están siendo utilizados por los diferentes chips.
PDF original: ES-2713579_A1.pdf
SISTEMA Y MÉTODO ESCALABLE DE ACELERACIÓN POR HARDWARE PARA ALMACENAR Y RECUPERAR INFORMACIÓN.
(26/05/2017) La presente invención se refiere a un método y un sistema de aceleración por hardware para almacenar y recuperar información, que implementa un algoritmo de aprendizaje cortical a través de una red de conmutación de paquetes. El sistema comprende: un módulo codificador para proveer una entrada SDR y enviar paquetes multidifusión a ciertos módulos columnados conectados entre sí mediante la red de conmutación de paquetes; donde los módulos columnados comprenden a su vez: un encaminador, una pluralidad de módulos de memoria configurados para almacenar las entradas recibidas desde el encaminador y almacenar información de contexto; y un módulo de cálculo que calcula el solapamiento de las entradas, selecciona los módulos de memoria con mayor solapamiento, determina un contexto…
Sistema y método escalable de aceleración por hardware para almacenar y recuperar información.
(09/02/2016) La presente invención se refiere a un método y un sistema de aceleración por hardware para almacenar y recuperar información, que implementa un algoritmo de aprendizaje cortical a través de una red de conmutación de paquetes. El sistema comprende: un módulo codificador para proveer una entrada SDR y enviar paquetes multidifusión a ciertos módulos columnados conectados entre sí mediante la red de conmutación de paquetes; donde los módulos columnados comprenden a su vez: un encaminador, una pluralidad de módulos de memoria configurados para almacenar las entradas recibidas desde el encaminador y almacenar información de contexto; y un módulo de cálculo que calcula el solapamiento de las entradas, selecciona los módulos de memoria con mayor solapamiento, determina un contexto temporal para los módulos…
ENCAMINADOR DE PAQUETES PARA SISTEMAS MULTIPROCESADOR.
Sección de la CIP Electricidad
(21/06/2012). Solicitante/s: UNIVERSIDAD DE CANTABRIA. Clasificación: H04L12/56.
Un encaminador de paquetes para redes de interconexión de un sistema multiprocesador que comprende 2 B bloques constructivos básicos dispuestos en anillo en torno a un nodo local , donde B es un número natural mayor que 1. El encaminador está configurado para que cada paquete que entra al encaminador circule a través de un lazo que atraviesa dichos bloques constructivos básicos hasta que encuentre un puerto de salida que lo acerque a su destino. Cada bloque constructivo básico comprende una etapa de recepción de paquetes (RECEPTION), una etapa de expulsión de paquetes (EJECTION) y un búfer FIFO (DFIFO), donde dicho búfer FIFO (DFIFO) tiene dos puertos de entrada (R.
ENCAMINADOR DE PAQUETES PARA SISTEMAS MULTIPROCESADOR.
(03/11/2011) Un encaminador de paquetes para redes de interconexión de un sistema multiprocesador que comprende 2 B bloques constructivos básicos dispuestos en anillo en torno a un nodo local , donde B es un número natural mayor que 1. El encaminador está configurado para que cada paquete que entra al encaminador circule a través de un lazo que atraviesa dichos bloques constructivos básicos hasta que encuentre un puerto de salida que lo acerque a su destino. Cada bloque constructivo básico comprende una etapa de recepción de paquetes (RECEPTION), una etapa de expulsión de paquetes (EJECTION) y un búfer FIFO (DFIFO), donde dicho búfer FIFO (DFIFO) tiene dos puertos de entrada (R3, Li) y dos puertos de salida (E3, Lo), donde uno de los puertos de entrada (R3) está…
ENCAMINADOR DE MENSAJES PARA REDES DE INTERCONEXION DE SISTEMAS MULTIPROCESADOR.
(01/02/2010) Encaminador de mensajes para redes de interconexión de sistemas multiprocesador caracterizado por estar especialmente adaptado para el intercambio de información de forma adaptativa e independiente de la topología entre los elementos de proceso integrados en un solo chip.
El encaminador resuelve importantes problemas técnicos que se presentan en la interconexión de un número elevado de procesadores en un único chip cuando actualmente únicamente se dispone de encaminadores especialmente diseñados para la interconexión de dispositivos localizados en chips separados.
El encaminador se caracteriza por los siguientes elementos básicos:
- Dos anillos concéntricos, cada uno esta formado por un grupo de buffers de doble puerto.
- Un conjunto de etapas…
MECANISMO DE ENCAMINAMIENTO TOLERANTE A FALLOS ALTAMENTE ESCALABLE.
Sección de la CIP Electricidad
(16/07/2006). Ver ilustración. Solicitante/s: UNIVERSIDAD DE CANTABRIA. Clasificación: H04L12/56.
Mecanismo de encaminamiento tolerante a fallos altamente escalable denominado S-Immunet, que se caracteriza por ser un mecanismo eficiente para tolerar fallos en redes de interconexión de computadores paralelos y distribuidos. El mecanismo está basado, por un lado, en un método de reencaminar los mensajes cuando se produce un fallo en la red y por otro lado, en una estructura hardware específica del aparato encaminador de mensajes. Las principales diferencias con los mecanismos previos de tolerancia a fallos son que la invención puede ser aplicada a redes muy grandes (miles de nodos) de tipo k-ary n-cube; no produce una sobrecarga de la red en ausencia de fallo; reconfiguración automática y transparente a la aplicación; reparados los componentes se recupera el rendimiento de la red antes del fallo y el nuevo mecanismo además es capaz de tolerar cualquier número de fallos de enlace y cualquier combinación espacial y temporal de fallos.
