CIP-2021 : H03M 13/25 : Detección de errores o corrección de errores transmitidos por codificación espacial de la señal,

es decir, añadiendo redundancia en la constelación de la señal, p. ej. modulación codificada de Trellis [TCM].

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H ELECTRICIDAD.

H03 CIRCUITOS ELECTRONICOS BASICOS.

H03M CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO, EN GENERAL (por medio de fluidos F15C 4/00; convertidores ópticos analógico/digitales G02F 7/00; codificación, decodificación o conversión de código especialmente adaptada a aplicaciones particulares, ver las subclases apropiadas, p. ej. G01D, G01R, G06F, G06T, G09G, G10L, G11B, G11C, H04B, H04L, H04M, H04N; cifrado o descifrado para la criptografía o para otros fines que implican la necesidad de secreto G09C).

H03M 13/00 Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08; para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18; para memorias estáticas G11C).

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CIP2021: Invenciones publicadas en esta sección.

Aparato y método de procesamiento de datos.

(22/03/2013) Un transmisor para comunicar bits de datos a través de un número predeterminado de señales de sub-portadorade un símbolo Multiplexado por División de Frecuencia Ortogonal (OFMD), comprendiendo el transmisor: un intercalador de paridad, operable para realizar intercalación de paridad sobre bits de datos codificadospor Comprobación de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación de LDPC de los bits dedatos de acuerdo con una matriz de comprobación de paridad de un código de LDPC, que incluye una matriz deparidad correspondiente a bits de paridad de un código de LDPC, teniendo la matriz de paridad una estructuragradual, de modo que un bit de paridad de los bits de datos codificados por LDPC es intercalado en una posición debit de paridad diferente, una unidad de mapeo para mapear…

Procedimiento y sistema para generar códigos de comprobación de paridad de baja densidad (LDPC).

(07/03/2012) Un procedimiento para la codificación de señales, comprendiendo el procedimiento: codificar un mensaje de entrada en una palabra de código con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) , en el que la etapa de codificación comprende: recibir bits de información i0, i1, ..., im, ..., ikldpc -1; inicializar los bits de paridad p0, p1, ..., pj, ...p nldpc - kldpc - 1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene una tasa de código de 1/2, 5/6, o 3/4 de acuerdo con p0 = p1 = ... = pnldpc - kldpc - 1 = 0; generar, en base a los bits de información, los bits de paridad acumulando los bits de información realizando las operaciones para cada uno de los bits de información, im, pj = pj im para cada valor correspondiente de…

CONVERTIDOR DE TRELLIS PARA DESCODIFICADORES TRELLIS.

(16/05/2005) EL DEMAPEADOR ENREJADO QUE ES CAPAZ DE DEMAPEAR CODIGO DE ENREJADO 8-PKS Y QUAM 16, 32, 64, 128 Y 256, CONTIENE LOS CANALES I Y Q, EL REMAPEADOR RAM, UN MEDIO OGICO DE MAPEADO 8-PSK Y UN SELECTOR MUX. CADA UNA DE LAS RAMS INCLUYE UNA TABAL DE LOOKUP Y ES SELECTIVAMENTE PROGRAMADA POR CADA UNO DE LOS CODIGOS QAM. LA RAM DEL CANAL I Y LA DEL CANAL Q , CADA UNA DE LAS CUALES TIENE CAPACIDAD DE ALMACENAMIENTO DE 768 BITS, ENVIAN DIRECTAMENTE SUS SALIDAS HACIA EL MUX , ASI COMO LA SALIDA DEL DEMAPEADOR ENREJADO EN RESPUESTA A UN CODIGO ENREJADO QAM QUE ES POTENCIA PAR DE 2 QUE HA SIDO SELECCIONADA. EN RESPUESTA AL CODIGO DE ENREJADO QAM…

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