Amplificador de detección de corriente con cierre de doble detección.

Amplificador de detección de corriente con cierre (300), que comprende:



un primer y un segundo inversores en acoplamiento cruzado (P1, P2, N3, N4)

un primer transistor (P4) que presenta una primera fuente acoplada a una primera línea de bits (BIT) y una primera puerta configurada para recibir una señal de detección desde una entrada de detección (SENSE), en el que el primer transistor está configurado para acoplar la primera línea de bits a un primer nodo de salida (sout) de dicho primer inversor (P1, N3) para suministrar una primera tensión al primer nodo de salida desde la primera línea de bits cuando la señal de detección presenta un primer nivel lógico y para aislar el primer nodo de salida de la primera línea de bits cuando la señal de detección presenta un segundo nivel lógico;

un segundo transistor (P3) que presenta una segunda fuente acoplada a una segunda línea de bits (BITB) y una segunda puerta configurada para recibir la señal de detección, en el que el segundo transistor está configurado para acoplar la segunda línea de bits a un segundo nodo de salida (soutb) de dicho segundo inversor (P2, N4) para suministrar una segunda tensión al segundo nodo de salida desde la segunda línea de bits cuando la señal de detección presenta el primer nivel lógico y para aislar el segundo nodo de salida de la segunda línea de bits cuando la señal de detección presenta el segundo nivel lógico; caracterizado por que comprende

un tercer transistor (N1) que presenta una tercera puerta acoplada a la segunda línea de bits (BITB) y acoplada a la segunda fuente del segundo transistor, estando configurado el tercer transistor para recibir la segunda tensión desde la segunda línea de bits (BITB) cuando la señal de detección (SENSE) presenta el segundo nivel con el fin de descargar el primer nodo de salida (sout); y

un cuarto transistor (N2) que presenta una cuarta puerta acoplada a la primera línea de bits (BIT) y acoplada a la primera fuente del primer transistor, estando configurado el cuarto transistor para recibir la primera tensión desde la primera línea de bits (BIT) cuando la señal de detección (SENSE) presenta el segundo nivel con el fin de descargar el segundo nodo de salida (soutb).

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2011/029479.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: Attn: International IP Administration 5775 Morehouse Drive San DiegoCalifornia 92121 ESTADOS UNIDOS DE AMERICA.

Inventor/es: CHEN,NAN, CHABA,RITU.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • G11C7/00 SECCION G — FISICA.G11 REGISTRO DE LA INFORMACION.G11C MEMORIAS ESTATICAS (registro de la información basado en un movimiento relativo entre el soporte de registro y el transductor G11B; dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/115; técnica del impulso en general H03K, p. ej. conmutadores electrónicos H03K 17/00). › Disposiciones para escribir una información o para leer una información en una memoria digital (G11C 5/00 tiene prioridad; circuitos auxiliares para memorias que utilizan dispositivos semiconductores G11C 11/4063, G11C 11/413, G11C 11/4193).

PDF original: ES-2622867_T3.pdf

 

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