DISPOSITIVO DE COMPENSACION DEL ERROR DE FASE ESTATICA EN UN SISTEMA DE BUCLE DE BLOQUEO DE FASE DE ESTRUCTURA SIMETRICA.

Un dispositivo de bucle de bloqueo de fase que comprende un comparador de fase (PC), que posee unas primera y segunda entradas que reciben, respectivamente, unas primera y segunda señales de reloj

(Clkref y Clkdly), y unas primera y segunda salidas que suministran, respectivamente, unas primera y segunda señales lógicas (Up y Dwn), un bloque de conversión de tiempo-tensión simétrico que posee al menos unas primera y segunda entradas que reciben, respectivamente, las primera y segunda señales lógicas (Up y Dwn), y unas primera y segunda salidas que suministran, respectivamente, una tensión (Vup, Vdwn, Vdiff+ y Vdiff-) que es función de las primera y/o segunda señales lógicas (Up y Dwn), así como un bloque de tratamiento de tensión, que posee unas primera y segunda entradas que reciben, respectivamente, unas primera y segunda tensiones que se han de tratar (Vup, Vdwn, Vdiff+ y Vdiff-), caracterizado por que comprende, además, unos primer (I1P1 e I1P2) y segundo (I2P1 e I2P2) pares de conmutadores de apertura / cierre alterno de acuerdo con unas primera y segunda fases (P1 y P2), intercalados entre las primera y segunda salidas del bloque de conversión tiempo-tensión simétrico, por una parte, y las primera y segunda entradas del bloque de tratamiento de tensión, por otra parte, unos tercer (I3P1 e I3P2) y cuarto (I4P1 e I4P2) pares de conmutadores de apertura / cierre alterno de acuerdo con las primera y segunda fases (P1 y P2), dispuestos aguas arriba de las primera y segunda entradas del comparador de fase (PC), así como medios de gobierno, apropiados para gobernar la apertura / cierre de los primer a cuarto pares de conmutadores de manera que se conecte durante la primera fase (P1) la primera señal de reloj (Clkref) a la primera entrada del comparador y la segunda señal de reloj (Clkdly) a la segunda entrada del comparador, y la primera salida del bloque de conversión a la segunda entrada del bloque de tratamiento, y la segunda salida del bloque de conversión a la primera entrada del bloque de tratamiento, y, durante la segunda fase (P2), la primera señal de reloj (Clkref) a la segunda entrada del comparador y la segunda señal de reloj (Clkdly) a la primera entrada del comparador, y la primera salida del bloque de conversión a la primera entrada del bloque de tratamiento, y la segunda salida del bloque de conversión a la segunda entrada del bloque de tratamiento.

Tipo: Resumen de patente/invención.

Solicitante: COMMISSARIAT A L'ENERGIE ATOMIQUE.

Nacionalidad solicitante: Francia.

Dirección: 25, RUE LEBLANC IMMEUBLE "LE PONANT D",75015 PARIS.

Inventor/es: MASSON, GILLES.

Fecha de Publicación: .

Fecha Concesión Europea: 23 de Enero de 2008.

Clasificación PCT:

  • SECCION H — ELECTRICIDAD > CIRCUITOS ELECTRONICOS BASICOS > CONTROL AUTOMATICO, ARRANQUE, SINCRONIZACION O ESTABILIZACION... > Control automático de frecuencia o fase; Sincronización... > H03L7/089 (generando el detector de fase o de frecuencia impulsos de aumento o de disminución (H03L 7/087 tiene prioridad))
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DISPOSITIVO DE COMPENSACION DEL ERROR DE FASE ESTATICA EN UN SISTEMA DE BUCLE DE BLOQUEO DE FASE DE ESTRUCTURA SIMETRICA.