9 inventos, patentes y modelos de OH,HakJune

  1. 1.-

    Sistema de memoria y método con modos en serie y en paralelo

    (02/2014)

    Un sistema de memoria, que comprende: por lo menos un banco de memoria ; y circuitos de interfaz configurados para comunicar con dicho por lo menos un banco de memoria ,teniendo los servicios de interfaz una serie de puertos de entrada y una serie de puertos de salida queson diferentes entre sí, estando configurada la serie de puertos de entrada para recibir señales desde circuitosexternos, estando configurada la serie de puertos de salida para entregar señales a los circuitos externos, siendo configurables los circuitos de interfaz para funcionar en una serie de modos, para...

  2. 2.-

    Circuito integrado semiconductor que tiene bajo consumo de energía con actualización automática

    (10/2013)

    Una memoria dinámica de acceso aleatorio (DRAM) que tiene una operación de actualización automática,caracterizado por: un circuito predecodificador para proporcionar una dirección decodificada previamente en respuesta a unadirección de fila lógica en una operación normal, el circuito predecodificador se deshabilita en un modo deoperación de descanso; un circuito pre-decodificador de baja energía para proporcionar la dirección pre-codificada en respuesta a ladirección de fila lógica en la operación de actualización automática del modo de operación de descanso; yun decodificador de fila para recibir la dirección...

  3. 3.-

    Métodos y aparatos para la sincronización de señal de reloj en una configuración de dispositivos semiconductores conectados en serie

    (10/2013)

    Un aparato , que comprende: - un controlador del sistema ; y - una configuración de dispositivos semiconductores conectados en serie ; - estando adaptado el controlador del sistema para comunicar con dicha configuración, comprendiendo elcontrolador del sistema: - una salida configurada para proporcionar una primera señal de reloj a un primer dispositivo en laconfiguración; - una entrada configurada para recibir una segunda señal de reloj procedente de un último dispositivo en laconfiguración, correspondiendo la segunda señal de reloj a una versión de la primera señal de reloj que ha sidosometida a procesamiento mediante...

  4. 4.-

    Almacenamiento de datos y estructuras apilables

    (09/2013)

    Un sistema que comprende una pila incluyendo: un primer dispositivo de memoria ; un segundo dispositivo de memoria ; opcionalmente, dispositivos de memoria adicionales ; un controlador acoplado eléctricamente al primer dispositivo de memoria; donde - cada uno de dichos dispositivos de memoria comprende contactos de entrada en serie (D0-D7, CSI, DSI) y contactos de salida en serie (Q0-7, CSO, DSO), los contactos de salida en serie estando separados de los contactos de entrada en serie y todos los dispositivos de memoria 15 teniendo una misma configuración de la disposición de entrada/salida, - el segundo dispositivo de memoria en la pila se fija...

  5. 5.-

    Aparato y método de operación de programa de página para dispositivos de memoria con copia de seguridad espejo de datos

    (09/2013)

    Aparato para controlar múltiples dispositivos de memoria interconectadosen serie, cada uno de los dispositivos de memoria con un búfer de página y celdas dememoria , donde el aparato consta de: un procesador de datos configurado para ejecutar una operación de programa de página con una copiade seguridad espejo de datos: mediante la escritura de datos en el búfer de página de un dispositivo de memoria seleccionado de los múltiplesdispositivos de memoria y en el búfer de página de otro dispositivo de memoria de los múltiples dispositivos dememoria; instruyendo al dispositivo de memoria seleccionado para programar en sus celdas de memoria los datoscargados en su búfer de página; y si los datos no...

  6. 6.-

    Circuito integrado de semiconductor que tiene un consumo de potencia bajo con autorrefresco

    (08/2013)

    Un circuito de lógica dependiente de modo para su uso en una memoria de acceso aleatorio dinámica, que comprende: un primer circuito para producir una primera dirección en un modo de funcionamiento de lectura, de escritura o de refresco automático, estando el primer circuito deshabilitado en un modo de funcionamiento de suspensión; un segundo circuito lógicamente idéntico al primer circuito para producir una segunda dirección en el modo de funcionamiento de suspensión, consumiendo el segundo circuito menos potencia que el primer circuito;...

  7. 7.-

    Dispositivo en cascada de cadena de margarita

    (06/2013)

    Un dispositivo semiconductor (410a, ..., 410d) que comprende: memoria; circuitos de entrada de reloj configurados para recibir una señal de reloj (SCLK); circuitos de datos configurados para recibir datos de entrada (SI); recibir una primera señal de habilitación de entrada (IPE); recibir una primera señal de habilitación de salida (OPE); entregar una segunda señal de habilitación de entrada (IPEQ) derivada de la primera señal de habilitación deentrada, desde el dispositivo (410a, ..., 410d); recibir los datos de entrada (SI) en sincronización con la señal de reloj (SCLK) cuando se afirma la primera señal dehabilitación de entrada (IPE); caracterizado porque está configurado adicionalmente para entregar...

  8. 8.-

    Dispositivo de Cascada de Cadena Tipo Margarita

    (09/2012)

    Un sistema que tiene una pluralidad de dispositivos conectados en serie que incluyen por lo menosprimeros y segundos dispositivos, caracterizado porque: el primer dispositivo incluye una primera entrada (SI) configurada para recibir datos de entrada, una segunda entrada (IPE) configurada para recibir una primera señal que permite entrada,una tercera entrada (OPE) configurada para recibir una primera señal que permite salida que se fija a un primer nivellógico para una duración de tiempo, una primera salida (SO) configurada para enviar datos de salida para la duración de tiempo en respuesta a laprimera señal que permite salida...

  9. 9.-

    Dispositivo de memoria dinámica de acceso aleatorio y método para auto-refrescar las celdas de memoria

    (04/2012)

    Un dispositivo de memoria dinámica de acceso aleatorio (abreviado DRAM) operado selectivamente en un modode auto-refresco y un modo de no auto-refresco, comprendiendo el dispositivo DRAM: un circuito de detección para proporcionar una señal de modo de auto-refresco en respuesta a laselección del modo de refresco; un circuito de oscilación para producir una señal de oscilación ; uncircuito de petición de auto-refresco para proporcionar una señal de petición de auto-refresco enrespuesta a la señal de modo de auto-refresco...