CIP-2021 : G06F 11/18 : utilizando un enmascaramiento pasivo del defecto de los circuitos redundantes,
p. ej. por lógica combinatoria de los circuitos redundantes, por circuitos de decisión mayoritaria.
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G FISICA.
G06 CALCULO; CONTEO.
G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N).
G06F 11/00 Detección de errores; Corrección de errores; Monitorización (detección, corrección o monitorización de errores en el almacenamiento de información basado en el movimiento relativo entre el soporte de registro y el transductor G11B 20/18; monitorización, es decir, supervisión del progreso del registro o reproducción G11B 27/36; en memorias estáticas G11C 29/00).
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CIP2021: Invenciones publicadas en esta sección.
Arquitectura de marco tolerante a fallos con triple redundancia de software.
(17/01/2019) Un procedimiento implementado por ordenador para detectar un fallo en un sistema que comprende las etapas de:
ejecutar al menos tres máquinas virtuales, ejecutando cada máquina virtual un mismo software de aplicación, en segmentos de memoria separados y aislados, y en un núcleo dedicado de un procesador multinúcleo;
estando dichas máquinas virtuales sincronizadas y ejecutándose simultaneamente por un hipervisor común; en el que unas máquinas virtuales no defectuosas proporcionan un mensaje de salida idéntico dentro de un intervalo de tiempo predefinido;
detectar un fallo en una salida de una máquina virtual, correspondiendo dicho fallo a un mensaje de salida diferente de dicha máquina virtual defectuosa;
ejecutar…
Sistema, método y aparato para la corrección de errores en sistemas multiprocesador.
(27/12/2018) Un método para sincronizar el estado de una pluralidad de módulos informáticos en un sistema electrónico, teniendo cada módulo informático un procesador, que comprende:
guardar al menos una parte de los datos de estado de procesador para cada uno de la pluralidad de módulos informáticos;
verificar al menos una parte de los datos de estado de procesador guardados para cada uno de la pluralidad de módulos informáticos;
comparar las verificaciones de procesador para los datos de estado de procesador;
resincronizar la pluralidad de módulos informáticos si se determina que la mayoría de los módulos informáticos tienen los mismos datos de estado de procesador, y se determina que la minoría de los módulos informáticos tienen diferentes datos de estado de procesador, caracterizado por que la resincronización comprende:
enviar los datos de estado…
Sistemas y métodos para asegurar datos en movimiento.
(09/05/2018). Solicitante/s: Security First Corp. Inventor/es: ORSINI,RICK L, O\'HARE,MARK S.
Un método para leer y escribir un conjunto de datos, que comprende:
dividir el conjunto de datos en una o más comparticiones de datos 5 usando un algoritmo de dispersión de información;
transmitir las una o más comparticiones de datos para almacenamiento a localizaciones de compartición;
identificar e intentar operaciones de almacenamiento de datos para las una o más comparticiones de datos, en donde cada una de las operaciones de almacenamiento de datos comprende una solicitud de lectura o una solicitud de escritura para una compartición de datos almacenada respectiva;
determinar que al menos una de las localizaciones de compartición se encuentra no disponible para las operaciones de almacenamiento de datos; y
almacenar las operaciones de almacenamiento de datos entrantes que están asociadas con cada una de las localizaciones de compartición no disponibles en colas respectivas únicas para cada una de las localizaciones de 15 compartición no disponibles.
PDF original: ES-2676143_T3.pdf
Procedimientos y aparatos de reducción de fallos de modo común de sistemas de control de software relacionados con seguridad nuclear.
(04/01/2017) Un sistema informático para ejecutar una tarea de acuerdo con diferentes frecuencias de reloj para reducir fallos de modo común en el sistema informático, comprendiendo el sistema informático:
por lo menos una primera división y una segunda división (105-N), teniendo la primera división una primera frecuencia de reloj y teniendo la segunda división una segunda frecuencia de reloj, incluyendo cada una de la primera división y la segunda división (105-N) un respectivo instrumento ;
un primer procesador configurado para ejecutar una tarea en la primera división de acuerdo con la primera frecuencia de reloj; y
un segundo procesador configurado para ejecutar la tarea en la segunda división (105-N) de acuerdo con la segunda frecuencia de reloj,
en el que cada respectivo instrumento…
Dispositivo de prevención de fallos y método para operar el dispositivo de prevención de fallos.
(25/05/2016) Sistema de prevención de fallos para un sistema de salida de datos, comprendiendo el dispositivo
* al menos una unidad de memoria (4a, 4b) con un conjunto pregrabado de primeros telegramas generados fuera de línea y un conjunto pregrabado de segundos telegramas complementarios generados fuera de línea, en el que una operación XOR en uno de los primeros telegramas y su segundo telegrama complementario da como resultado un telegrama original construido fuera de línea,
* al menos un procesador de entrada (1, 1a, 1b) para seleccionar en dependencia de información de entrada que describe un estado de entrada del sistema uno de los primeros telegramas almacenados y uno de los segundos telegramas…
Sistema de vigilancia de valores de medida y desconexión cuando se presentan desviaciones de valores de medida.
(22/10/2014) Sistema de vigilancia de valores de medida y desconexión cuando se presentan desviaciones de los valores de medida, que incluye:
- un microcontrolador (MC) que contiene una primera SPI (serial peripheral interface, interfaz de periféricos serie) con un registro deslizante para alojar primeros valores de medida, y
- un FPGA (field programable gate array, circuito integrado configurable) que incluye
- una primera parte del circuito FPGA (FPGA 1) y una segunda SPI (serial peripheral interface) con un registro deslizante para alojar segundos valores de medida,
- una segunda parte del circuito FPGA (FPGA 2) y una tercera SPI con un registro deslizante para alojar terceros valores de medida,
- en el que, por iniciativa de una de las SPI, se intercambian cíclicamente los valores de medida entre microcontrolador,…
Método y sistema para almacenar y leer datos en o a partir de un almacenamiento de valor de clave.
(10/09/2014) Un método para almacenar (put) datos (v) en un almacenamiento de valor de clave que tiene una pluralidad de n servidores (S1, S2, S3, S4), en el que t< n servidores (S1, S2, S3, S4) pueden fallar de forma arbitraria y en el que se cumple 3t+1 ≥ n,
caracterizado por las etapas de
a) Generar una información de compromiso (commit) para una información secreta (secret),
b) Difundir un primer mensaje (1a), que incluye los datos (v) que deben almacenarse, una clave (k) correspondiente a los datos (v) y la información de compromiso generada (commit) para los n servidores,
c) Almacenar (saving1) la información incluida en el primer mensaje (1a) en al menos un número de servidores (S1, S2, S3),
d) Proporcionar una primera información (1b) de confirmación de almacenamiento por al menos n-t servidores (S1, S2, S3),
e) Difundir un segundo…
Nodo de bus de datos de tolerancia de fallos en un sistema distribuido.
(23/10/2013) Un nodo de bus de datos, que es un nodo de control, o un nodo de detección yque está dispuesto para comunicar a través de un bus de datos de Acceso Múltiple por División de Tiempo(TDMA), comprendiendo el nodo de bus de datos:
- un dispositivo de procesamiento de señal de tiempo que está configurado para definir un programade transmisión de intervalo de tiempo de TDMA para al menos dicho nodo de bus de datos, eldispositivo de procesamiento de señal de tiempo está conectado a un dispositivo de controlde acceso a la transmisión por bus por medio de una conexión
- un conmutador conectado por medio de una conexión al dispositivo de control de acceso ala transmisión por bus, estando el conmutador configurado para o bien…
(24/04/2012) Sistema votador implementado mediante un sumador aritmético, que en el caso de redundancia triple, permite además identificar una señal de entrada errónea.
DISPOSICION DE ORDENADORES TOLERANTE AL FALLO Y PROCEDIDMIENTO PARA EL FUNCIONAMIENTO DE UNA DISPOSICION DE ESTE TIPO.
(16/05/2005). Ver ilustración. Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Inventor/es: KAISER, OLIVER.
Disposición de ordenadores tolerante al fallo con un plano de conmutación y un plano de procesamiento , en la que - el plano de conmutación está formado por al menos un ordenador de conmutación (11, 12, 1n), que está capacitado para asociar a los datos de la solicitud entrantes una marca de tiempo , y - en plano de procesamiento está formado por al menos dos ordenadores de procesamiento (201, 202, 20x, 211, 212, 21y, 221, 222, 22z), que son alimentados con los datos de la solicitud en paralelo por el plano de conmutación , estando caracterizada la disposición de ordenadores porque - los ordenadores de procesamiento están capacitados en cada caso para procesar los datos de la solicitud en una etapa de procesamiento (C0, C1, C2) siguiente, cuando el valor actual de la marca de tiempo cae en un intervalo de valores significativos, respectivamente, de manera que los ordenadores de procesamiento asumen de una manera sincronizada el procesamiento de los datos de la solicitud.
(01/09/2004). Ver ilustración. Solicitante/s: ALCATEL. Inventor/es: GEBERT, THOMAS.
Sistema multiprocesador con medios para la generación de un reloj maestro para la sincronización de los procesadores , caracterizado porque cada procesador presenta medios de generación para generar ciclos básicos mutuamente sincrónicos de reloj (T1, T2, T3), siendo permitida una ligera desviación de fase (D) entre los ciclos básicos de reloj (T1, T2, y T3), especialmente 1/1000 del ciclo básico de reloj (T1, T2, y T3), y porque, en el caso de una generación sin errores o con errores de un ciclo básico de reloj, un ciclo básico de reloj definido y sin fallos forma el reloj maestro.
PROCEDIMIENTO PARA AISLAR UN ORDENADOR DEFECTUOSO EN UN SISTEMA MULTIORDENADOR TOLERANTE A LOS ERRORES.
(16/04/2003) EN UN SISTEMA DE ORDENADORES MULTIPLES, EN PARTICULAR EN UN SISTEMA A BASE DE DOS A TRES ORDENADORES, DEBE SER AISLADO UN ORDENADOR RECONOCIDO COMO DEFECTUOSO CONSIDERANDO EL PRINCIPIO "FAIL-SAFE" DE TAL MODO QUE PUEDAN SEGUIR TRABAJANDO SIN EL ORDENADOR DEFECTUOSO. DE ACUERDO CON LA INVENCION EL ORDENADOR DEFECTUOSO OBTIENE A PARTIR DE LOS ORDENADORES NO DEFECTUOSOS UN COMANDO , LLEGANDO COMPLETAMENTE Y AJUSTANDO CON ELLO LA ENTREGA DE DATOS. EN CASO DE QUE AL ORDENADOR DEFECTUOSO NO LE LLEGUE ESTE COMANDO Y SE CEDAN DATOS, NO SE GUIAN ESTOS AL ORDENADOR DEFECTUOSO . CON ELLO EL SISTEMA TOMA UNA SITUACION SEGURA, QUE PUEDA HACER…
INTERFAZ COMPACTO DE SEGURIDAD CON MODULO DE VOTACION.
(16/01/1997). Solicitante/s: SCHNEIDER ELECTRIC SA. Inventor/es: PRUNIER, MICHEL, NORAZ, SERGE.
LA INTERFASE ESTA CONSTITUIDA POR UN OSCILADOR DE TIPO MULTIVIBRADOR AESTABLE DE ANILLO QUE COMPRENDE UN NUMERO IMPAR DE ELEMENTOS INVERSORES (2A...2N). LAS ENTRADAS DE ALIMENTACION DE LOS ELEMENTOS INVERSORES CONSTITUYEN LAS ENTRADAS FUNCIONALES DE INTERFASE. LA SEÑAL DE SALIDA DEL OSCILADOR ES UNA SEÑAL CONTINUA DESDE EL MOMENTO EN QUE UNA DE LAS ENTRADAS NO ES ALIMENTADA CORRECTAMENTE Y LA INTERFASE TIENE LA PROPIEDAD DE SER DE ALTA SEGURIDAD DE FUNCIONAMIENTO RESPECTO DEL CONJUNTO DE LAS AVERIAS QUE PUEDEN PRODUCIRSE EN SU SENO. LA INTERFASE PUEDE UTILIZARSE COMO ELEMENTO DE BASE DE UN MODULO DE VOTO.
DISPOSITIVO GENERADOR DE HUMO.
(16/11/1994) LA INVENCION SE REFIERE A UN DISPOSITIVO GENERADOR DE HUMO PARA EL EMPLEO EN APICULTURA, QUE SE COMPONE DE UN RECIPIENTE QUE TIENE POR LO MENOS UN CANAL DE ENTRADA DE AIRE POR ABAJO Y UN CANAL DE SALIDA DE AIRE POR ARRIBA, ASI COMO UNA TAPA DESMONTABLE O ABATIBLE O UNA TAPA GIRATORIA DE LA ABERTURA. PARA OBTENER UNA MEJOR CIRCULACION DE AIRE EN LA CAMARA DE COMBUSTION, SE PROPONE QUE EN EL RECIPIENTE ESTE DISPUESTO UN TARRO RECIPIENTE INTERIOR ABIERTO HACIA ARRIBA, PARA ALOJAR EL MATERIAL DE COMBUSTION, EL CUAL EN ESENCIA SE EXTIENDE SOBRE LA TOTALIDAD DE LA ALTURA DEL ESPACIO INTERIOR DEL RECIPIENTE Y…
SISTEMA DE ORDENADORES MULTIPLES DE ELEVADA SEGURIDAD CON TRES ORDENADORES.
(16/11/1994) A CADA ORDENADOR (MCA, MCB, MCC) ESTAN ASIGNADOS DOS COMPARADORES DE HARDWARE (VAR, VAL; VBR, VBL; VCR,VCL) PARA COMPARAR LOS DATOS PROCEDENTES DE EL MISMO CON LOS DATOS CORRESPONDIENTES DE UN ORDENADOR SOCIO. SOLAMENTE SI LOS DOS COMPARADORES (VAR,VAL) ASIGNADOS A UN ORDENADOR (MCA) DETECTAN DIFERENCIAS ENTRE LOS DATOS ALIMENTADOS A EL (DA Y DB O DC), SE DESCONECTA EL ORDENADOR POR MEDIO DE UN ELEMENTO Y (UA). LOS PROCESOS DE COMPARACION SON INICIALIZADOS NO SOLO POR EL ORDENADOR (MCA) ASIGNADO A LOS COMPARADORES (VAR,VAL), SINO TAMBIEN POR UN ORDENADOR SOCIO (MCB O MCC). DE ESTA FORMA SE ASEGURA QUE EN CASO…
METODO PARA EVITAR ERRORES LATENTES EN UNA RED LOGICA PARA SELECCION MAYORITARIA DE SEÑALES BINARIAS.
(16/08/1994). Solicitante/s: TELEFONAKTIEBOLAGET L M ERICSSON. Inventor/es: HAULIN, TORD, LENNART.
UN METODO PARA EVITAR ERRORES LATENTES EN UNA RED LOGICA PARA SELECCION MAYORITARIA DE SEÑALES BINARIAS EN UN SISTEMA TRIPLICADO. LOS ERRORES QUE SE PRODUCEN, PROCEDENTES DE ERRORES O FALLOS EN UNO DE DOS O MAS TRANSISTORES CONECTADOS EN PARALELO, DE UNO O MAS DISPOSITIVOS LOGICOS SEPARADOS INCLUIDOS EN LA RED LOGICA, SE EVITAN MEDIANTE LA CONMUTACION REPETIDAMENTE DE CADA UNO DE LOS DISPOSITIVOS LOGICOS SEPARADOS, EN UNA FORMA TAL QUE LOS TRANSISTORES QUE ESTABAN CONECTADOS EN PARAELELO, QUEDAN CONVERTIDOS EN SERIE, Y VICEVERSA. DE RESULTAS DE ELLO, ESTOS DISPOSITIVOS EJECUTARAN OPERACIONES LOGICA ALTERNATIVAMENTE QUE SON DE CORRESPONDENCIA DOBLE ENTRE SI, POR EJEMPLO OPERACIONES NAND 66) EN AMBOS CASOS. ASI, EN LA PRACTICA, LA SELECCION MAYORITARIA SE EJECUTARA ALTERNATIVAMENTE CON DOS REDES LOGICAS MUTUAMENTE DIFERENTES, QUE SON DE CORRESPONDENCIA DOBLE ENTRE SI.
PROCEDIMIENTO PARA CONEXION DE UN CALCULADOR EN UN SISTEMA DE VARIOS CALCULADORES.
(01/08/1994). Solicitante/s: ALCATEL SEL AKTIENGESELLSCHAFT ALCATEL N.V.. Inventor/es: SCHULZ, HARALD, DR., MULLER, WERNER, DR..
SE PRESENTA UN PROCEDIMIENTO PARA CONEXION DE UN CALCULADOR EN UN SISTEMA DE VARIOS CALCULADORES QUE HACE INNECESARIA UNA INTERRUPCION DEL PROCESO DIRIGIDO CON ESTE MOTIVO. LOS CALCULADORES DEL SISTEMA SOLAMENTE DURANTE EL TIEMPO DE ARMAMENTO DEL CALCULADOR A CONEXTAR SE SEPARAN DEL PROCESO UN ESPACIO MUY CORTO DE TIEMPO TOLERABLE EN LA MAYORIA DE LOS DATOS TRANSMITIDOS DURANTE EL EQUIPAMIENTO Y CONEXIONES NECESARIAS PARA LA TRANSMISION DE DATOS Y PASOS DE PROCEDIMIENTO CORRESPONDIENTES A POSICIONES DE CORTE TIENEN LUGAR ADEMAS DE LOS ESPACIOS DE TIEMPO DE EQUIPAMIENTO DURANTE EL FUNCIONAMIENTO.
SISTEMA ELABORADOR DE DATOS TOLERANTES DE ERROR.
(16/01/1994). Solicitante/s: ALCATEL AUSTRIA AKTIENGESELLSCHAFT. Inventor/es: THEURETZBACHER, NORBERT, DIPL.-ING.
UN SISTEMA ELABORADOR DE DATOS PRESENTA GRUPOS (TMR) CON UNIDADES COMPUTADORAS (SRU) ELABORADORAS Y SUMINISTRADORAS DE SEÑALES DE DATOS BINARIOS Y UNA UNIDAD DE DECISION LOGICA (DETERMINACION), QUE COORDINAN EL GRUPO (TMR) POR SEÑALES DE DATOS. UNA MULTITUD DE GRUPOS (TMR) CON TRES UNIDADES COMPUTADORAS (SRU) ELABORADORAS Y SUMINISTRADORAS DE SEÑALES QUE LE ENLAZAN POR CANALES DE DATOS (K1, K2, K3) Y LA DETERMINACION DE UN GRUPO SE CONECTA CON LAS DETERMINACIONES DE OTROS GRUPOS POR LINEAS O SEÑALES DE DATOS. CADA SEÑAL DE DATOS SUMINISTRADA Y ELABORADA POR UNIDADES COMPUTADORAS (SRU) PUEDE DETERMINARSE LA PRESENCIA DE CIRCUITOS DE ENTRADA O SALIDA SIN DEFECTOS. PRACTICAMENTE CADA SEÑAL DE DATOS ELABORADA Y SIMINISTRADA POR LA UNIDAD COMPUTADORA (SRU) CONTIENE UNA SECUENCIA DE DETERMINACION PARA DECIDIR LA SERIE CORRECTA DE SEÑALES DE ELABORACION.
PERFECCIONAMIENTOS EN UN APARATO DE CONTROL.
(01/11/1983). Solicitante/s: WESTINGHOUSE BRAKE & SIGNAL COMPANY LIMITED.
DISPOSICION DE SEGURIDAD PARA SUBSISTEMAS IDENTICOS DE APARATOS DE CONTROL ELECTRONICOS.UNA SERIE DE SUBSISTEMAS DE CONTROL EN PARALELO (X, Y, Z0 RECIBEN A TRAVES DE UN CAMINO DE SEÑALES , ESPECIFICO PARA CADA UNO O MULTIPEXADO, UNA MULTIPLICIDAD DE SEÑALES INDICADORAS DEL ESTADO DE DIVERSOS DISPOSITIVOS DE CONTROL. CADA SUBSISTEMA PROCESA UNICAMENTE LAS PALABRAS DE DATOS DE LAS SEÑALES DESTINADAS AL MISMO, Y LAS SEÑALES DE SALIDA SE COMBINAN, PARA ALCANZAR UN MAYOR NIVEL DE SEGURIDAD, MEDIANTE BLOQUES ELECTRONICOS QUE PROPORCIONAN SALIDASUNICAS CONSOLIDADAS . ESTA CONSOLIDACION ADMITE VERIFICACIONES DE NO COINCIDENCIA, EN OTRO BLOQUE CORRESPONDIENTE .DE APLICACION EN DISPOSITIVOS DE CONTROL DE TRAFICO FERROVIARIO.
PERFECCIONAMIENTOS EN GENERADORES DE BASE DE TIEMPO DE ALTA SEGURIDAD PARA INSTALACIONES DE TRATAMIENTO DE LA INFORMACION.
(16/09/1979) Perfeccionamientos generadores de alta seguridad para instalaciones de tratamiento de la información, constituida por tres generadores idénticos que comprenden cada uno un oscilador, un comparador de fase, un circuito de elaboración de señal que comprende un circuito mayoritario, un divisor de frecuencia alterna gobernado por un primer circuito mayoritario, recibiendo los circuitos mayoritarios, cada uno, una señal de base de cada oscilador, caracterizados porque en cada generador, el comparador de fase recibe una señal de base del oscilador del generador, una señal de base y una señal de base inversa de cada uno de los otros…
