Red y método para sistemas informáticos escalables accionados por eventos.
(08/07/2020) Una red que comprende una pluralidad de circuitos de núcleo interconectados , en la que cada circuito de núcleo comprende:
- una matriz electrónica que comprende una pluralidad de nodos de cálculo y una pluralidad de circuitos de memoria , cuya matriz electrónica está configurada para recibir eventos entrantes, en la que cada nodo de cálculo de dicha pluralidad de nodos de cálculo están configurados para generar un evento que comprende un paquete de datos cuando los eventos entrantes recibidos por el respectivo nodo de cálculo satisfacen un criterio predefinido, y
- un circuito que está configurado para adjuntar una dirección de destino e información de origen adicional al respectivo paquete de datos, y
- un primer encaminador local (R1) para…
Procedimiento de diseño de una arquitectura reconfigurable de tratamiento de un conjunto de operaciones multinivel de seguridad.
(08/01/2020) Procedimiento de diseño de una arquitectura de tratamiento de un conjunto de operaciones efectuadas sobre datos, en el que algunos datos requieren un nivel de protección, requiriendo el conjunto de las operaciones efectuadas sobre datos un nivel de protección superior a un nivel de protección umbral que incluye al menos dos subconjuntos de operaciones que pueden realizarse en paralelo, caracterizado porque el procedimiento comprende una etapa de:
- determinación de los diferentes subconjuntos de operaciones del conjunto de las operaciones, comprendiendo cada subconjunto operaciones para realizar sobre datos que requieren…
Dominios de potencia controlados por hardware con potencia automática a petición.
(28/08/2019) Un sistema de hardware que comprende:
una pluralidad de bloques de hardware que comprenden, cada uno, uno o más componentes de hardware;
un controlador de potencia de hardware configurado para controlar una pluralidad de dominios de potencia del sistema de hardware, comprendiendo la pluralidad de dominios de potencia dominios de potencia de la pluralidad de bloques de hardware; y
una interfaz de hardware, en la que la interfaz de hardware es un bus de anillo, acoplada comunicativamente con cada bloque de la pluralidad de bloques de hardware a través de una correspondiente toma de entrada y salida y…
Canalización de recursos de cálculo en unidad de procesamiento de gráficos de propósito general.
(24/07/2019) Una unidad de procesamiento de gráficos de propósito general, GPGPU, que comprende:
una pluralidad de unidades de procesamiento en paralelo programables (42A - 42D) de la GPGPU configuradas para funcionar selectivamente como fases de una canalización de procesamiento, comprendiendo cada unidad de procesamiento en paralelo programable una agrupación de elementos lógicos configurables;
una pluralidad de memorias intermedias locales (44A - 44C), en la que cada memoria intermedia local está conectada directamente entre al menos dos de las unidades de procesamiento en paralelo;
medios para ejecutar una o más interfaces de programación de aplicaciones, API, para configurar dos o más de la pluralidad de unidades de procesamiento en paralelo programables de la GPGPU para que…
Configuración de modo arquitectónico en un sistema informático.
(27/02/2019) Un método para reconfigurar un entorno informático, dicho método que comprende:
determinar, mediante un procesador, que un indicador de instalación de facilidad se establece en un valor predeterminado, el valor predeterminado que indica la instalación de una facilidad de modo arquitectónico de configuración en un entorno informático que está configurado para una pluralidad de modos arquitectónicos y tiene una secuencia de encendido definida que es encender el entorno informático en un modo arquitectónico de la pluralidad de modos arquitectónicos, el modo arquitectónico único que comprende una primera arquitectura de conjunto de instrucciones y que tiene un primer conjunto de características soportadas;
en base a la determinación de que el indicador de instalación de facilidad se establece en el valor predeterminado, reconfigurar,…
Sistema y procedimiento para proporcionar una canalización de gráficos mejorada.
(03/01/2018) Un procedimiento de procesamiento de datos, que comprende:
programar un elemento (184'-1a1, 184'-1a2, 184'-1a3, 184'-1a4) de núcleo común de una unidad (184') de procesamiento de gráficos, de manera que esté configurado para realizar una primera función, en el que la primera función es una de un sombreador de píxeles, un sombreador de vértices y un sombreador de geometría;
ingresar una primera secuencia de datos de gráficos al elemento de núcleo común;
realizar dicha primera función en la primera secuencia de datos gráficos;
reprogramar dinámicamente el elemento de núcleo común de modo que esté configurado para realizar una segunda función, en el que la segunda función es una de un sombreador de píxeles, un sombreador de vértices y un sombreador de geometría, y en el que la segunda función…
Procedimiento para proporcionar un microcontrolador que tiene una anchura de bus de datos en n-bit y un número de clavijas igual o inferior a N.
(21/08/2013) Un procedimiento para dotar a un paquete de Circuito Integrado (IC) con una funcionalidad de microcontrolador,que comprende:
dotar a un chip de IC dentro de dicho paquete de IC con un núcleo de microcontrolador que pre-senta un bus de datos de n-bits, una memoria acoplada con dicho núcleo de microcontrolador y un pluralidadde bloques funcionales acoplados con dicho núcleo de microcontrolador;
dotar a dicho paquete de IC de una pluralidad de clavijas eléctricamente acopladas a dicho chip de IC, en el que un número total de clavijas de dicho paquete de IC es inferior o igual a n;caracterizado por,
la provisión de al menos una de dicha pluralidad de clavijas como una clavija multifunción eléctricamenteacoplada…
SISTEMA DE CONTROL DE AUTOMOVIL Y METODO CAPAZ DE REVISAR LA FUNCION DE TRANSMISION DE DATOS DE CONTROL.
(01/04/2007) Un sistema de control de automóvil dotado de una unidad de procesamiento de la información adaptada para realizar un proceso aritmético para controlar un objetivo de control montado en un automóvil, almacenar los datos de control calculados por medio del proceso aritmético en una memoria (60c), generar datos en paquete disponiendo una pluralidad de tipos de datos de objetivos de transmisión a transmitir a un oponente de comunicación selectivamente de entre los datos de control almacenados en la memoria en un orden predeterminado, y transmitir el paquete de datos generado al oponente de comunicación, caracterizado porque la unidad de proceso de la información incluye: una unidad de almacenamiento de tablas (60b) adaptada…
METODO, SISTEMA Y APARATO, PARA UN CONTROLADOR LOGICO PROGRAMABLE.
(16/12/2006). Ver ilustración. Solicitante/s: SIEMENS ENERGY & AUTOMATION, INC.. Inventor/es: BOGGS, MARK, STEVEN, FULTON, TEMPLE, L., HAUSMAN, STEVE, MCNABB, GARY, MCNUTT, ALAN, STIMMEL, STEVEN, W.
Un aparato de segmentación para su uso en un bloque de salida de impulsos , utilizable en un modo PWM o un en modo PTO, para proporcionar una salida PWM o una salida en modo PTO, aparato que comprende: un generador de reloj , para proporcionar un reloj de base de tiempo maestra; un contador del tiempo de ciclo , que es incrementado en el flanco de subida del reloj de base de tiempo maestra, para proporcionar un tiempo de ciclo; registros operativos para mantener contenidos a ser utilizados en los modos de funcionamiento, comprendiendo los registros operativos: un registro de preselección del tiempo de ciclo ; un registro de preselección de cuenta/anchura de impulsos ; y caracterizado por un registro de tiempo de ciclo delta registros de segmentación, para mantener contenidos a ser transferidos a los registros operativos.
SISTEMA DE CONTROL DE AUTOMOVIL Y METODO CAPAZ DE REVISAR LA FUNCION DE TRANSMISION DE DATOS DE CONTROL.
(16/06/2006). Ver ilustración. Solicitante/s: DENSO CORPORATION. Inventor/es: IWAI, AKIHITO, SAKAI, HIROTAKA.
Un sistema de control de automóvil que comprende: un objetivo de control montado en un automóvil; y una unidad de procesamiento de la información que incluye una unidad de memoria (60b, 210), estando dispuesta la unidad de procesamiento de la información para realizar un proceso aritmético para controlar el objetivo de control, para almacenar los datos de control calculados en el proceso aritmético en la unidad de memoria, para someter los datos de control almacenados a un proceso predeterminado y para transmitir los datos de control procesados a un oponente de comunicación , el cual constituye otra unidad de procesamiento de la información conectada a través de una línea de comunicación.
PROCEDIMIENTO DE CONDUCTO PARA CANALES DE DATOS.
(01/03/2006) Aparato para ajustar los valores de potencia de la transmisión de una pluralidad de canales de datos con direcciones de canal exclusivas, utilizando una estructura de canalización que tiene una pluralidad de etapas (S1, S2, S3) de canalización, que comprende: medios de direccionamiento para transmitir direcciones de canales entre las etapas de canalización, incluyendo medios de retardo de tiempo asociados con cada una de las etapas de canalización, para retardar en el tiempo la transmisión de las direcciones de los canales entre las etapas de canalización, medios de memoria incluidos en al menos una de las etapas de canalización…
PROCESADOR DE GRAN VELOCIDAD, METODO DE UTILIZACION Y SOPOETES DE REGISTRO.
(16/12/2004). Ver ilustración. Solicitante/s: SONY COMPUTER ENTERTAINMENT INC.. Inventor/es: OHBA, AKIO SONY COMPUTER ENTERTAINMENT INC.
Un sistema procesador a alta velocidad, incluyendo: una CPU que tiene una memoria cache primaria (10a, b, c); una memoria cache secundaria dispuesta en un nivel jerárquico inferior al de dicha CPU, teniendo dicha memoria cache secundaria una primera MPU ; y una pluralidad de memorias principales conectadas a dicha memoria cache secundaria y dispuestas en paralelo entre sí, teniendo cada una de dichas memorias principales una memoria cache terciaria provista de una segunda MPU ; donde cada una de dicha primera MPU y dichas segundas MPUs tiene una función lógica cache y una función procesadora, por lo que es posible el procesado simultáneo distribuido.
(16/12/2003). Ver ilustración. Solicitante/s: TELESINCRO S.A.. Inventor/es: GAMELL I ANDREU,JOSEP.
Circuito integrado que comprende por lo menos un microprocesador, una interfaz de conexión externa, un bus de datos, un bus de direcciones externas, una memoria RAM (SRAM) de datos con soporte de batería o pila, una memoria ROM (ROM) que contiene por lo menos un programa y unas claves públicas, donde por lo menos parte de dicho programa es un algoritmo criptográfico que opera con dichas claves públicas contenidas en dicha ROM (ROM), y por lo menos un circuito adicional con funcionalidades predefinidas. Una aplicación de este circuito impreso es para la realización de módulos de seguridad, por ejemplo, en terminales informáticos.
ORDENADOR DE ARQUITECTURA HARVARD SUPERESCALAR MASIVAMENTE MULTIPLEXADO.
(16/10/2000) SE PRESENTA UNA UNIDAD CENTRAL DE PROCESAMIENTO (CPU) MASIVAMENTE MULTIPLEXADO QUE TIENE UNA PLURALIDAD DE CIRCUITOS COMPUTACIONALES INDEPENDIENTES, UN BUS DE RESULTADOS INTERNOS SEPARADO PARA TRANSMITIR LA SALIDA RESULTANTE DE CADA UNO DE ESTOS CIRCUITOS COMPUTACIONALES, Y UNA PLURALIDAD DE REGISTROS DE PROPOSITO GENERAL ACOPLADOS A CADA UNO DE LOS CIRCUITOS COMPUTACIONALES. CADA UNO DE LOS REGISTROS DE PROPOSITOS GENERAL TIENEN PUERTOS DE ENTRADA MULTIPLEXADOS QUE ESTAN CONECTADOS A CADA UNO DE LOS BUSES DE RESULTADOS. CADA UNO DE LOS REGISTROS DE PROPOSITO GENERAL TAMBIEN TIENE UN PUERTO DE SALIDA QUE ESTA CONECTADO A UN PUERTO DE ENTRADA MULTIPLEXADO DE AL MENOS UNO DE LOS CIRCUITOS COMPUTACIONALES. CADA UNO DE LOS CIRCUITOS COMPUTACIONALES ESTA DEDICADO A AL MENOS UNA FUNCION MATEMATICA UNICA, Y AL MENOS UNO DE LOS CIRCUITOS…
UN SISTEMA DE MEMORIA EXPANDIDA CON ARQUITECTURA HARVARD.
(01/09/2000). Solicitante/s: THE DOW CHEMICAL COMPANY. Inventor/es: THOMAS, LOWELL V., SEDERLUND, EDWARD, R., LINDESMITH, ROBERT, J., ROOT, LARRY, A., DUPREE, WAYNE, P.
UN SISTEMA DE MEMORIA CON ARQUITECTURA HARVARD EXTENDIDA PERMITE UN ALMACEN DE LOS PUERTOS SE CARACTERICE POR CONTENER UNA SECUENCIA ORDENADA DE DIRECCIONES DE MEMORIA DE PROGRAMAS, Y UN ALMACEN DE VALORES PARA CONTENER UNA SERIE DE CONJUNTOS DE VALORES DE DATOS RELACIONADOS. CADA UNA DE LAS DIRECCIONES CONTENIDAS EN EL ALMACEN DE DIRECCIONES SE ASOCIA CON UN CONJUNTO DISTINTO DE INSTRUCCIONES, COMO, POR EJEMPLO, UNA SUBRUTINA CONTENIDA EN LA MEMORIA DEL PROGRAMA. EL ALMACEN DE DIRECCIONES PUEDE CONTENER TAMBIEN LA DIRECCION DE UNO O MAS ARGUMENTOS DE INSTRUCCIONES QUE, A SU VEZ, ESTAN CONTENIDOS EN EL ALMACEN DE VALORES O EN UNA MEMORIA DE DATOS SEPARADA. EL ALMACEN DE DIRECCIONES Y EL ALMACEN DE VALORES ESTAN CONECTADOS, PREFERIBLEMENTE, CON LA MISMA RUTA DE COMUNICACION DE DATOS QUE ES UTILIZADA POR LA MEMORIA DE DATOS DEL ORDENADOR. EL ALMACEN DE VALORES INCLUYE TAMBIEN UNA INTERFAZ LOGICA PARA PERMITIR QUE UNA PLURALIDAD DE AUMENTOS DE DIRECCIONES DIFERENTES SEA SELECCIONADA PROGRAMABLEMENTE.
CIRCUITO INTEGRADO CON PARTES ANALOGICAS Y DIGITALES INCLUYENDO MODELADO TERMICO.
(16/06/1999) UN MONOLITICO HIBRIDO IC QUE ESTA TIPIFICADO PARA CONTROLAR VARIOS TIPOS DE CIRCUITOS ELECTRICOS, TALES COMO INTERRUPTORES AUTOMATICOS, CONTROLADORES DE MOTOR Y SIMILARES. EL IC ES UN MONOLITICO HIBRIDO IC FABRICADO CON TECNOLOGIA CMOS. EL IC INCLUYE UN MICROPROCESADOR A BORDO , UN SUBSISTEMA A/D Y VARIOS DISPOSITIVOS DE ENTRADA/SALIDA QUE LO HACEN ADAPTABLE PARA SU USO EN VARIOS TIPOS DE EQUIPOS ELECTRICOS. PARA MEJORAR LA RESOLUCION DEL SUBSISTEMA A/D SE PROPORCIONA UN MONTAJE QUE INCLUYE AMPLIFICADORES DE ALCANCE DE CORRIENTE Y VOLTAJE (FIG. 53), PARA INTEGRAR UN VOLTAJE ANALOGICO DE ENTRADA, SEÑALES DE CORRIENTE Y DESCARGADORES DE COMPESACION INTERNA EN TALES AMPLIFICADORES, INHERENTE EN CIRCUITO…
