(19/06/2019) Un dispositivo de memoria que comprende: un primer generador de reloj configurado para generar una primera señal de reloj (RCLKb) utilizada para operaciones de lectura y escritura; un segundo generador de reloj configurado para generar una segunda señal de reloj (WCLKb) utilizada para operaciones de escritura; una matriz de memoria que comprende células de memoria y células ficticias; caracterizado por que: el primer generador de reloj comprende un primer circuito configurado para generar bordes iniciales en la primera señal de reloj basada en una señal de reloj externa (CLK) y para generar bordes finales en la primera señal…

(13/05/2015) Un aparato que comprende: una célula bit acoplada a una primera línea de bit , a una segunda línea de bit , y a una línea de palabra que es sensible a un circuito de ataque de línea de palabra ; un amplificador de lectura acoplado a la primera línea de bit y a la segunda línea de bit ; un circuito de temporización configurado para generar una primera señal y una segunda señal ; un circuito de bucle configurado para suministrar una señal de administración de aplicación de lectura al amplificador de lectura en respuesta a la recepción de la primera señal ; y un circuito de habilitación…

(25/03/2015) Un sistema de multiplexado de direcciones de memoria de puerto pseudo-dual que comprende: un componente de memoria; un registro de retención de la dirección del puerto de lectura operativa para mantener una dirección de lectura en respuesta a una señal de reloj externa; un registro de retención de la dirección del puerto de escritura operativa para mantener una dirección de escritura en respuesta a la señal de reloj externa; un circuito de control que controla el acceso de lectura/escritura a la memoria en base a la supervisión de una primera operación de memoria mediante el envío de la señal de conmutación, en la que dicho circuito de control…

(16/07/2014) Memoria Dinámica de Acceso Aleatorio (DRAM) que comprende: una celda de memoria acoplada a un par de líneas de bit y a una línea de palabra; un dispositivo de habilitación de líneas de palabra acoplado a la línea de palabra para poner en estado activo la línea de palabra; un amplificador de detección acoplado al par de líneas de bit para detectar niveles de voltaje en el par de líneas de bit y restaurar una carga en la celda de memoria; un circuito de ecualización de líneas de bit acoplado al par de líneas de bit para precargar el par de líneas de bit; y caracterizada por que la DRAM incluye un circuito de temporización para recibir una señal de control y controlar el circuito de ecualización de líneas de bit, el dispositivo de habilitación de líneas de palabra, y el amplificador de detección; en la que, en un primer flanco de la…

(09/04/2014) Método para seleccionar un subconjunto de dispositivos de una pluralidad de dispositivos conectados en serie a un controlador de memorias con el fin de ejecutar una orden, que comprende: codificar números de identificación (ID) de cada uno del subconjunto de dispositivos para proporcionar información de código llevando a cabo operaciones matemáticas con el fin de combinar lógicamente los números de ID del subconjunto de dispositivos para generar una máscara; proporcionar un paquete de orden que incluye un código de operación y la información de código a cada uno de la pluralidad de dispositivos; decodificar la información de código recibida por cada uno de la pluralidad de dispositivos ejecutando, en cada dispositivo, una operación matemática sobre la máscara y un número de ID almacenado en el dispositivo, para determinar si la máscara…