Dispositivo para interconexionar una línea de bus bidireccional de tipo I2C.

Dispositivo para la interconexión a una línea de bus bidireccional de tipo IIC,

que comprende:

- una primera patilla (IIC_uC) adaptada para ser conectada a un puerto de un dispositivo adaptado para comunicarse mediante un bus IIC, y que normalmente se mantiene a un primer potencial lógico alto (V_uC Alto);

- una segunda patilla (IIC_Bus) adaptada para ser conectada a un bus IIC, y que normalmente se mantiene a un segundo potencial alto (V_Bus Alto),

caracterizado por que comprende:

- unos primeros medios de conmutación (Q25) que presentan una salida (Q25e) conectada directamente a dicha segunda patilla (IIC_Bus), una entrada de control (Q25_b) conectada a dicha segunda patilla (IIC_Bus) mediante una primera resistencia de polarización (R42) y un primer terminal (Q25_c) conectado a un primer potencial de referencia (0), y

- unos medios de accionamiento (Q20) conectados a la entrada de control (Q25_b) de dichos primeros medios de conmutación (Q25), adaptados para poner dichos primeros medios de conmutación (Q25) en el estado de conducción cuando dicha primera patilla (IIC_uC) se pone a un nivel lógico bajo (V_uC Bajo).

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E12178880.

Solicitante: INDESIT COMPANY S.P.A..

Nacionalidad solicitante: Italia.

Dirección: VIALE ARISTIDE MERLONI, 47 60044 FABRIANO (AN) ITALIA.

Inventor/es: BURZELLA,Luciano.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • G06F13/40 SECCION G — FISICA.G06 COMPUTO; CALCULO; CONTEO.G06F TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores en los que una parte del cálculo se efectúa hidráulica o neumáticamente G06D, ópticamente G06E; sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de tratamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › Estructura del bus.
  • H03K19/00 SECCION H — ELECTRICIDAD.H03 CIRCUITOS ELECTRONICOS BASICOS.H03K TECNICA DE IMPULSO (medida de las características de los impulsos G01R; modulación de oscilaciones sinusoidales por impulsos H03C; transmisión de información digital, H04L; circuitos discriminadores de detección de diferencia de fase entre dos señales de conteo o integración de ciclos de oscilación H03D 3/04; control automático, arranque, sincronización o estabilización de generadores de oscilaciones o de impulsos electrónicos donde el tipo de generador es irrelevante o esta sin especificar H03L; arranque, sincronización o estabilización de generadores cuando el tipo de generadores es indiferente o no especificado H03L; codificación, decodificación o conversión de código, en general H03M). › Circuitos lógicos, es decir, teniendo al menos dos entradas que actúan sobre una salida (circuitos para sistemas de computadores que utilizan la lógica difusa G06N 7/02 ); Circuitos de inversión.

PDF original: ES-2534452_T3.pdf

 


Fragmento de la descripción:

Dispositivo para interconexionar una línea de bus bidireccional de tipo I2C.

Campo de la invención

La presente invención se refiere a un dispositivo para interconexionar una línea de bus bidireccional de tipo I2C, también denominada IIC o con otros acrónimos similares.

Antecedentes de la técnica

En una arquitectura basada en una norma de comunicación I2C, se conectan entre sí por lo menos un microprocesador y por lo menos un dispositivo mediante un bus de comunicación que prevé dos pares de líneas: una para datos y otra para sincronización. Cuando el bus se pone a un nivel lógico alto, no se comunica ningún dispositivo; viceversa, cuando el nivel lógico es bajo, por lo menos un dispositivo transmite.

Cuando el microprocesador se pone en el nivel lógico bajo, las corrientes para poner altos los otros dispositivos conectados al bus I2C reconectan el puerto de comunicación del propio microprocesador. A medida que se incrementa la cantidad de dispositivos conectados al bus, las corrientes relacionadas con dicho puerto también aumentan, lo que, implícitamente, limita la cantidad de dispositivos que se pueden manejar en una estructura

individual.

Cuando se debe proporcionar un bus particularmente largo, hay más posibilidades de que el bus se acople a otras fuentes electromagnéticas perturbadoras, que pueden generar sobrecorrientes que podrían provocar daños en el/los procesador/es conectado/s al bus.

Por lo tanto, sería deseable que el potencial del bus se pudiera desacoplar de los niveles de potencial que los puertos del microprocesador pueden adoptar en funcionamiento, de manera que se evite cualquier daño a los microprocesadores debido al acoplamiento del bus a fuentes de ruido y al incremento de corrientes en circulación en el bus, con el fin de hacerlo más inmune al ruido.

Esto también permitiría el uso de microprocesadores y dispositivos que presenten en general potenciales de referencia diferentes, siendo el nivel de potencial del bus el mismo.

Otro problema que se debe abordar es el hecho de que resulta necesario por lo menos reducir el efecto de pulsos de voltaje no deseados, posiblemente presentes en el bus, que podrían dañar el microprocesador. Este problema se aprecia especialmente cuando dichos dispositivos se utilizan en aparatos domésticos. El documento W02009/013008 da a conocer un dispositivo según el preámbulo de la reivindicación 1.

Sumario de la invención

Un objetivo de la presente invención es proporcionar un dispositivo para interconexionar una línea de bus bidireccional de tipo I2C que está adaptada para limitar las corrientes que reconectan el puerto de transmisión del microprocesador, solucionando así el problema mencionado anteriormente.

Un objetivo adicional de la presente invención es proporcionar un dispositivo para interconexionar una línea de bus bidireccional de tipo I2C que resulte particularmente robusto contra cualquier pulso de tensión no deseado en el bus.

La presente invención se refiere a un dispositivo para interconexionar una línea de bus bidireccional de tipo IIC que comprende: una primera patilla adaptada para ser conectada a un puerto de un dispositivo adaptado para comunicarse mediante un bus IIC y que normalmente se mantiene en un primer potencial lógico alto; una segunda patilla adaptada para ser conectada a un bus IIC y que normalmente se mantiene en un segundo potencial lógico alto,

caracterizado por que comprende: primeros medios de conmutación provistos de una salida conectada directamente a dicha segunda patilla, una entrada de control conectada a dicha segunda patilla mediante una primera resistencia de polarización y un primer terminal conectado a un primer potencial de referencia y medios de accionamiento conectados a la entrada de control de dichos primeros medios de conmutación, adaptados para poner dichos primeros medios de conmutación en el estado de conducción cuando dicha primera patilla se sitúa en un nivel lógico bajo.

De acuerdo con otro aspecto de la invención, dicho dispositivo resulta particularmente adecuado para su aplicación cuando la longitud del bus es considerable y/o cuando existe una gran cantidad de dispositivos conectados al bus I2C, como en el caso, por ejemplo, de los circuitos electrónicos de un aparato doméstico. La longitud del bus es considerable, por ejemplo, cuando el bus I2C se utiliza para conectar dispositivos situados en diferentes placas

electrónicas en el aparato doméstico, por ejemplo una placa de control de carga y una placa de control de Interfaz de usuario, que se pueden situar a una distancia la una de la otra de hasta un metro.

Un objetivo particular de la presente invención es proporcionar un dispositivo para interconexionar una linea de bus bidireccional de tipo I2C y un aparato que incorpore dicho dispositivo, tal como se expone con claridad en las reivindicaciones adjuntas, concebidas para ser una parte integrada a la presente invención.

Breve descripción de los dibujos

Se pondrán de manifiesto otras características y ventajas de la invención a partir de la descripción detallada siguiente de algunas formas de realización preferidas, pero no limitativas, de un dispositivo para interconexionar una línea de bus bidireccional de tipo I2C, proporcionado únicamente a título de ejemplo explicativo y no limitativo, haciendo referencia a los dibujos adjuntos, en los que:

la Figura 1 muestra un ejemplo de un diagrama de circuito que cumple con la presente invención,

la Figura 2 se refiere a una porción auxiliar del dispositivo, que está adaptada para definir un potencial de referencia (VCC_BAR1).

En los dibujos, los mismos números y letras de referencia identifican las mismas partes o componentes.

Descripción detallada de un ejemplo de forma de realización

Haciendo referencia a la Figura 1, un dispositivo de interfaz según la presente invención comprende:

- una primera patilla IIC_uC adaptada para ser conectada a un puerto de cualquier dispositivo que comprenda medios de interfaz adecuados para comunicarse mediante un bus I2C; a título de ejemplo, dicho cualquier dispositivo se mencionará a continuación como un microprocesador;

- una segunda patilla IIC_Bus adaptada para su conexión a un bus I2C y a un segundo potencial de suministro V12, por ejemplo mediante una resistencia de elevación R17 adecuada,

- un primer transistor Q25, por ejemplo de tipo PNP, que Incluye:

un emisor Q25_e conectado directamente a la segunda patilla ICC_BUS,

una base Q25_b conectada a la segunda patilla ICC_BUS mediante una resistencia R42,

un colector Q25_c conectado al primer potencial de referencia 0

- un segundo transistor Q20, por ejemplo de tipo NPN, que Incluye:

un colector Q20_c conectado a la base del primer transistor Q25,

un emisor Q25_e conectado a la primera patilla ICC_uC,

una base Q25_b conectada a un tercer potencial de suministro RIF4,

- un divisor de tensión provisto de una resistencia de elevación R19 y una resistencia de tierra R43 conectada a la primera patilla IIC_uC, definiendo así un potencial de nivel lógico alto V_uC Alto, por lo menos mientras haya impedancia alta en el puerto de comunicación del microprocesador,

- un grupo de diodos D25, D18 y/o D27 en una configuración de tipo "back to back", lo que significa que sus ánodos respectivos están conectados conjuntamente y al segundo potencial de suministro V12 mediante una resistencia de elevación R19: un diodo D25 tiene el cátodo conectado a la segunda patilla IIC-BUS y por lo menos otro diodo D18 y/o D27 tiene el cátodo conectado a la primera patilla IIC_uC,

- un diodo adicional D26 con el cátodo conectado a la segunda patilla IIC-BUS y el ánodo conectado a dicho tercer potencial de referencia RIF4.

De este modo, se definen dos ramales de interconexión entre la primera patilla IIC_uC y la segunda patilla IIC_BUS: el primer ramal R1 mediante el grupo de diodos D25, D18, D27; el segundo ramal R2 mediante Q25 y Q20.

Los dos ramales están interrelacionados mediante RIF4.

Se deberá tener en cuenta que RIF4 varía dependiendo de las condiciones de funcionamiento del circuito. De hecho, siempre que se inhiba Q20, no circulará corriente por el circuito de accionamiento P y RIF4 alcanzará los 2 Voltios aproximadamente, mientras que cuando Q20 y, así, Q25, están en conducción RIF4 se alcanza, mediante el efecto de la conducción de D26, una condición de equilibrio de aproximadamente 0,9 Voltios, que, no obstante, resulta adecuada para asegurar una conducción estable de Q20.

De hecho, el circuito de accionamiento P está realizado con un divisor de tensión... [Seguir leyendo]

 


Reivindicaciones:

1. Dispositivo para la interconexión a una linea de bus bidireccional de tipo IIC, que comprende:

- una primera patilla (IIC_uC) adaptada para ser conectada a un puerto de un dispositivo adaptado para comunicarse mediante un bus IIC, y que normalmente se mantiene a un primer potencial lógico alto (V_uC Alto);

una segunda patilla (IIC_Bus) adaptada para ser conectada a un bus IIC, y que normalmente se mantiene a un segundo potencial alto (V_Bus Alto),

caracterizado por que comprende:

unos primeros medios de conmutación (Q25) que presentan una salida (Q25e) conectada directamente a dicha segunda patilla (IIC_Bus), una entrada de control (Q25_b) conectada a dicha segunda patilla (IIC_Bus) mediante una primera resistencia de polarización (R42) y un primer terminal (Q25_c) conectado a un primer potencial de referencia (0), y

- unos medios de accionamiento (Q20) conectados a la entrada de control (Q25_b) de dichos primeros medios de conmutación (Q25), adaptados para poner dichos primeros medios de conmutación (Q25) en el estado de conducción cuando dicha primera patilla (IIC_uC) se pone a un nivel lógico bajo (V_uC Bajo).

2. Dispositivo según la reivindicación 1, en el que dichos medios de accionamiento comprenden un segundo transistor (Q20) que presenta una salida (Q20_c) conectada a la entrada de control (Q25_b) del primer transistor (Q25), una entrada (Q20_e) conectada a dicha segunda patilla (IIC_uC) y una entrada de control (Q20_b) conectada a un tercer potencial de referencia (RIF4) y/o a un circuito de accionamiento (P) adaptado para generar dicho tercer potencial de referencia (RIF4).

3. Dispositivo según una de las reivindicaciones anteriores, que comprende asimismo una tercera patilla adaptada para ser conectada a un segundo potencial de suministro (V12) que presenta un valor mayor que dicho primer potencial de referencia (0) y un grupo de diodos, que comprende:

- por lo menos un primer diodo (D25) que presenta un ánodo conectado funcionalmente a dicho segundo potencial de suministro (V12) y un cátodo conectado a dicha primera patilla (IIC_uC), y/o

- por lo menos un primer diodo (D25) que presenta un ánodo conectado funcionalmente a dicho segundo potencial de suministro (V12) y un cátodo conectado a dicha segunda patilla, y por lo menos un segundo diodo (D18 y/o D27) que presenta un ánodo conectado al ánodo de dicho primer diodo (D25) y un cátodo conectado a dicha primera patilla (IIC_uC), y/o

- por lo menos un primer diodo (D25) que presenta un ánodo conectado funcionalmente a dicho segundo potencial de suministro (V12) y un cátodo conectado a dicha segunda patilla, y por lo menos un segundo diodo (D18) y un tercer diodo (D27) conectados juntos en cascada, con un ánodo del segundo diodo (D18) conectado al ánodo de dicho primer diodo (D25) y un cátodo del tercer diodo (D27) conectado a dicha primera patilla (IIC_uC), y/o

- por lo menos un primer diodo (D25) que presenta un ánodo conectado funcionalmente a dicho segundo potencial de suministro (V12) y un cátodo conectado a dicha segunda patilla, y por lo menos un segundo diodo (D18 o D27) que presenta un ánodo conectado al ánodo de dicho primer diodo (D25) y un cátodo conectado a dicha primera patilla (IIC_uC), mediante una resistencia adicional, y/o

- por lo menos un primer diodo (D25) que presenta un ánodo conectado funcionalmente a dicho segundo potencial de suministro (V12) y un cátodo conectado a dicha segunda patilla, y por lo menos una resistencia adicional que conecta el ánodo de dicho primer diodo también a dicha primera patilla (IIC_uC).

4. Dispositivo según la reivindicación 3, en el que dicha primera patilla (IIC_uC) se mantiene en dicho potencial lógico alto (V_uC ALTO) mediante un primer divisor de tensión en derivación de dicho segundo potencial de suministro (V12) y que presenta una resistencia de elevación igual a la suma de por lo menos una segunda resistencia (R19) y una tercera resistencia (R43) en derivación con dicho primer potencial de referencia (0).

5. Dispositivo según una de las reivindicaciones 2 a 4, que comprende asimismo un cuarto diodo (D26) que presenta un cátodo conectado a dicho segundo perno (IIC_Bus) y un ánodo conectado a dicho tercer potencial de referencia (RIF4).

6. Dispositivo según una de las reivindicaciones 3 a 5, en el que dicho circuito de accionamiento (P) comprende un segundo divisor de tensión adaptado para definir un cuarto potencial de suministro (VCC_BAR1) que presenta una

segunda resistencia de elevación (R15) conectada a dicho segundo potencial de suministro (V12), una resistencia (R16) en derivación con dicho primer potencial de referencia (0), estando esta última en paralelo a un condensador de filtro (C12), definiendo dicho cuarto potencial de suministro dicho tercer potencial de referencia (RIF4) mediante una cuarta resistencia (R43) en paralelo a dicho condensador de drenaje (C14).

7. Dispositivo según cualquiera de las reivindicaciones anteriores, en el que dichos primeros medios de conmutación comprenden un transistor (Q25);

dicho primer divisor está adaptado para generar un potencial lógico (V_uC) de aproximadamente 3,3 Voltios, y/o

dicho segundo divisor está adaptado para generar dicho cuarto potencial de referencia (VCC_BAR1) igual a aproximadamente 2 Voltios, y/o

dicha primera resistencia (R42) presenta una resistencia de aproximadamente 2,2kQ, y/o dicha segunda resistencia (R19) presenta una resistencia de aproximadamente 22k£l, y/o

dicho primer divisor de tensión presenta una resistencia (R43) en derivación con dicho primer potencial de referencia (0) con una resistencia de aproximadamente 10kO, y/o

dicha resistencia de elevación (R15) del segundo divisor de tensión presenta una resistencia de aproximadamente 20kü y una resistencia en derivación con dicho primer potencial de referencia (0) con una resistencia de aproximadamente 4kQ, y/o

dicha cuarta resistencia (R43) presenta una resistencia de aproximadamente 10kü, y/o dicho condensador de drenaje presenta una capacidad de aproximadamente 100pF.

8. Dispositivo según cualquiera de las reivindicaciones anteriores, en el que dicha segunda patilla se mantiene en dicho segundo potencial lógico alto (V_Bus Alto) mediante una tercera resistencia de elevación (R17).

9. Estructura de comunicación de tipo IIC, que comprende por lo menos un bus IIC y por lo menos un dispositivo de tratamiento que presenta por lo menos un puerto de medios de comunicación adaptado para comunicarse mediante el bus IIC y caracterizado por que comprende un dispositivo de interfaz según cualquiera de las reivindicaciones anteriores.

10. Aparato doméstico que comprende un dispositivo según cualquiera de las reivindicaciones 1 a 8 y/o que comprende una estructura de comunicación I2C según la reivindicación 9.


 

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