PROCEDIMIENTO PARA LA MEJORA DE LA FIABILIDAD DE CIRCUITOS INTEGRADOS DIGITALES EN CONDICIONES DE BAJA RELACIÓN SEÑAL A RUIDO.

Procedimiento para la mejora de la fiabilidad de circuitos integrados digitales en condiciones de baja relación señal a ruido. Sector de la técnica La invención se encuadra en el diseño de circuitos integrados digitales de altas prestaciones, con requerimientos de alta fiabilidad, más concretamente en los circuitos CMOS digitales tolerantes a errores. Estado de la técnica La tecnología CMOS es actualmente la dominante en la industria de semiconductores y se espera que continúe siéndolo durante los próximos 5 años. Sin embargo, las tendencias de escalado de dispositivos e incremento de complejidad hasta llegar a niveles de tera-escala en sistemas on-chip están poniendo en dificultades crecientes a diferentes áreas del diseño y test de circuitos integrados. Dificultades de fabricación y bajo rendimiento de fabricación hace necesario que en la fase de diseño sea necesario utilizar técnicas para evitar fallos en el circuito durante su funcionamiento. Este nuevo escenario se prevé que sea cada vez más importante a medida que los dispositivos CMOS lleguen a sus últimos límites, y se mantendrán igualmente importantes cuando nuevos dispositivos empiecen a reemplazarlos en nuevas tecnologías. Algunas de las técnicas para obtener circuitos fiables se basan en la utilización de códigos correctores de errores, técnicas de multiplexado, redundancia modular, redundancia basada en Interwoven, lógica Quadded, y por último técnicas basadas en campos aleatorios de Markov (MRF). Dos patentes del sector de la invención pero aplicables a campos diferentes son: 1. WO2007036020-A1 Semiconductor integrated circuit has logic gate for providing output logic signal, control circuit for providing feedback control signal, and power gate for gating power to the logic gate in response to the feedback control signal. 2. US7218160-B2 Semiconductor integrated circuit, has latch circuit, whose internal operation is turned on/off based on feedback signal that is generated by feedback circuit based on logic combinations of input and output data signals. Y un artículo publicado en la revista Journal of Electronic Testing, K. Nepal, R. I. Bahar, J. Mundy, W. R. Patterson y A. Zaslavsky, Designing Nanoscale Logic Circuits Based on Markov Random Fieids, pp. 255-266, 2007. Journal of Electronic Testing. Descripción de la invención El campo de aplicación de esta nueva técnica se puede enmarcar en aplicaciones más allá de los circuitos CMOS convencionales. Existen dos panoramas posibles donde esta propuesta podría ser interesante. El primer escenario se situaría en entornos con extremado ruido, donde la lógica CMOS convencional no se puede utilizar. El otro panorama posible es más allá de los dispositivos CMOS, con una gran incertidumbre en el comportamiento de los dispositivos, y donde la baja escala de estos hace asequible cierta redundancia. La presente invención se refiere a una nueva metodología que permite obtener circuitos combinacionales con alta inmunidad a ruido utilizando técnicas de realimentación local. Con respecto a las técnicas existentes, se consideran todos los nodos de entrada y salida (nodos externos) cómo nodos que pueden tener errores. El método consiste en los siguientes pasos: 1. Se utilizan técnicas de tensiones diferenciales, para mayor inmunidad a ruido y perturbaciones. 2. Considerar que todos los nodos de entrada y salida de la función lógica a implementar puede fallar o tener errores. 3. Obtener todas las posibles combinaciones que se pueden producir en el circuito, teniendo en cuenta tanto los valores correctos cómo los valores erróneos. 4. Obtener una función que actuará sobre los nodos internos, y que corregirá los nodos de salida que están funcionando con valores incorrectos. Sobre los nodos que son correctos, se refuerza su valor, de tal manera que se consigue mayor inmunidad al ruido. 2 ES 2 363 850 A1 5. Para corregir los valores erróneos se utiliza la distancia de haming, es decir, se comprueba la mínima diferencia a un valor correcto, y se fuerza este valor correcto. 6. En caso de igualdad a dos valores correctos, se deja la salida al valor actual, considerando que es una transición entre valores correctos. 7. Para obtener la función se obtiene la relación de transferencia con todas las posibilidades (erróneas y correctas) y a la salida de ésta función se obtienen los valores de los nodos sin error. 8. Realizar el nuevo circuito con ésta implementación. Para realizar el circuito, se utilizará la tecnología sobre la cual se quiere implementar. Descripción de una aplicación preferida El método presentado se puede aplicar a cualquier circuito combinacional. Para mayor sencillez, se utiliza la función inversora como aplicación. La relación entre la entrada y la salida en una función inversora viene dada por: Salida = not entrada. A continuación se realiza una tabla con todas las posibles situaciones de las señales de entrada y salida: A la izquierda de la tabla se consideran todas las posibles combinaciones para las señales de entrada y salida del circuito que pueden producirse, y a la derecha los valores que deben corregirse (si es el caso) o los mismos valores en el caso de que tanto las entradas y salidas sean coherentes, es decir correctas. En el caso particular que se indica con x, es debido a que el valor o valores incorrectos pueden dar a dos o más soluciones correctas de funcionamiento del circuito, y tan sólo se corrigen las salidas, tal y cómo se ha comentado anteriormente. Una vez realizada la función lógica con la tabla anterior (que corresponden a los valores de la derecha de la tabla), se implementa mediante técnicas convencionales de síntesis de circuitos lógicos, obteniéndose el circuito que se muestra en la figura 1. 3 Breve descripción de los dibujos ES 2 363 850 A1 Figura 1: Implementación de la función lógica inversora. Figura 2: Implementación de la función lógica NAND utilizando la propuesta. Para obtener el circuito se utiliza el mismo método, pero aplicado a la función lógica correspondiente. Las etiquetas x0 y x1 corresponden a las entradas, x0n y x1n a sus valores complementarios, y x2 y x2n a la salida y salida complementaria. Figura 3: Resultados de la simulación de un inversor estándar (std), utilizando la técnica de MRF (MRF), y la propuesta (our). La gráfica de xi corresponde a la entrada común a todos los circuitos. Figura 4: Resultados de la simulación de la función lógica NAND, para CMOS estándar (std), utilizando MRF (MRF), y la propuesta (our). La gráfica de xa y xb corresponden a las entradas comunes para todos los circuitos. Los resultados que se muestran en las figuras 3 y 4 demuestran una excelente tolerancia al ruido de la nueva propuesta en comparación a las soluciones anteriores. La mejora en referencia a la técnica de refuerzo MRF es debida a una mejor evaluación de las funciones de refuerzo al tener en cuenta todos los posibles errores. 4 ES 2 363 850 A1

1. Procedimiento para la obtención de funciones lógicas combinacionales sobre lógica diferencial, que utiliza técnicas de tensiones diferenciales, para mayor inmunidad a ruido y perturbaciones, que comprende: a. Considerar que todos los nodos externos de la función lógica a implementar puede fallar o tener errores. b. Realizar una tabla con todas las posibles combinaciones que se pueden producir en el circuito, teniendo en cuenta tanto los valores correctos cómo los valores erróneos. En caso de incerteza se dejará el valor incorrecto, esperando que el sistema se autocorrija. c. Con la información de la tabla anterior obtener una expresión lógica, es decir una función de transferencia que actuará sobre los nodos del circuito, y que corregirá los nodos que están funcionando con valores incorrectos. Sobre los nodos que son correctos, se refuerza su valor, de tal manera que se consigue mayor inmunidad al ruido. d. Implementar el nuevo circuito con la función de transferencia; para realizar el circuito, se utilizará la tecnología sobre la cual se quiere implementar. 2. Procedimiento para la obtención de funciones lógicas combinacionales sobre lógica diferencial, que utiliza técnicas de tensiones diferenciales, para mayor inmunidad a ruido y perturbaciones según reivindicación 1, que comprende: a. Considerar que todos los nodos externos de la función lógica a implementar puede fallar o tener errores. b. Realizar una tabla con todas las posibles combinaciones que se pueden producir en el circuito, teniendo en cuenta tanto los valores correctos cómo los valores erróneos. En caso de incerteza se dejará el valor incorrecto, esperando que el sistema se autocorrija. c. Aplicar un método de simplificación de funciones lógicas preferentemente el método de Petrick, o bien métodos convencionales de síntesis de funciones lógicas, con la información de la tabla anterior obteniendo habitualmente una función mínima. En caso de obtener varias, se escoge la que utilice menos recursos tecnológicos. Por ejemplo, en CMOS, el mínimo número de transistores. d. Escoger en función de la tecnología, la función mínima óptima para evitar posibles oscilaciones, que actuará sobre los nodos de entrada e internos, y que corregirá los nodos que están funcionando con valores incorrectos. Sobre los nodos que son correctos, se refuerza su valor, de tal manera que se consigue mayor inmunidad al ruido. e. Implementar el nuevo circuito con la función de transferencia (función mínima) escogida; para realizar el circuito, se utilizará la tecnología sobre la cual se quiere implementar. 3. Circuito integrado digital caracterizado por el hecho de que comprende un procedimiento para la obtención de funciones lógicas combinacionales sobre lógica diferencial según la reivindicación 1 ó 2. ES 2 363 850 A1 6 ES 2 363 850 A1 7 ES 2 363 850 A1 8 OFICINA ESPAÑOLA DE PATENTES Y MARCAS ESPAÑA