Procedimiento y aparato para el ajuste dinámico de la escala de frecuencias de bucles de sincronización de fase para microprocesadores.

Un procedimiento de variación de la frecuencia de una salida (280,

540) de reloj de un bucle de sincronizaciónde fase PLL (140, 200, 500, 800) que incluye un detector (210) de fase que tiene un puerto de entrada dereferencia para una señal (145, 203) de referencia y un puerto de entrada de retroacción para una señal (207)de retroacción, que comprende:

acoplar una salida de un primer complejo (240A) de osciladores a la salida (280, 540) de reloj del PLL paraimpulsar la salida (280, 540) de reloj, estando desacoplada la salida del primer complejo (240A) deosciladores de una vía de retroacción del PLL, estando conectada dicha vía de retroacción al puerto deentrada de retroacción del detector (210) de fase y siendo operable para sincronizar la salida (280, 540) dereloj en fase con la señal (145, 203) de referencia;

introducir (1210, 1310, 1410) en la lógica (260, 560) de control del PLL una frecuencia deseada en la quedebería operar la salida (280, 540) de reloj del PLL;

encender (1230, 1450) un segundo complejo (240B) de osciladores;

controlar digitalmente (1240, 1330, 1460) el segundo complejo (240B) de osciladores para generar unaseñal en el intervalo de frecuencias que contiene la frecuencia deseada;

acoplar una salida del segundo complejo (240B) de osciladores a la vía de retroacción del PLL mientras semantiene la salida del primer complejo (240A) de osciladores acoplada para impulsar la salida (280, 540) dereloj del PPL y se mantiene la salida del primer complejo (240A) de osciladores desacoplada de la vía deretroacción;

desacoplar (1260, 1480) la salida del primer complejo (240A) de osciladores de la salida (280, 540) de relojdel PLL (140, 200, 500, 800); y

acoplar (1260, 1350, 1480) la salida del segundo complejo (240B) de osciladores a la salida (280, 540) dereloj del PLL para impulsar la salida (280, 540) de reloj.

Procedimientos y aparato para el ajuste dinámico de la escala de frecuencias de bucles de sincronización de fase para microprocesadores

Campo de la divulgación

La presente divulgación versa, en general, acerca del campo de los bucles de sincronización de fase para cronometrar microprocesadores y, en particular, acerca de procedimientos y un aparato para el ajuste dinámico de la escala de frecuencias de bucles de sincronización de fase para microprocesadores.

Antecedentes

Los microprocesadores llevan a cabo tareas de cálculo en una amplia variedad de aplicaciones. Casi siempre es deseable un rendimiento mayor del procesador para permitir una operación más rápida y/o un aumento de la funcionalidad mediante cambios en el soporte lógico. En muchas aplicaciones integradas, tales como dispositivos electrónicos portátiles, la conservación de la energía también es una meta importante en el diseño y la implementación de los procesadores.

Muchos procesadores modernos emplean técnicas de ajuste dinámico de la escala de tensión y frecuencia que incluyen variar los niveles operativos de frecuencia y tensión de un procesador dependiendo de la demanda de proceso para ahorrar en el consumo de energía. Cuando un procesador funciona con una frecuencia de sincronización más lenta, pueden utilizarse menores tensiones operativas para cargar los circuitos, lo que da como resultado una utilización de menor potencia.

Una técnica convencional para variar la frecuencia incluye un bucle de sincronización de fase (PLL) programable que es ejecutado a una frecuencia, suspendido en su operación, reprogramado para que opere a una frecuencia diferente mientras el PLL está suspendido y reiniciado a la nueva frecuencia deseada. Este enfoque puede causar fluctuaciones grandes de corriente entre las frecuencias operativas, lo que da como resultado la necesidad de utilizar una fuente de alimentación más robusta. También puede dar como resultado la detención de la operación del procesador, al ser impulsado por la salida del PLL durante muchos ciclos durante las fases de operación de reprogramación y reinicio.

Los PLL contienen osciladores cuya frecuencia puede ser controlada por la tensión o la corriente. Los osciladores están diseñados para operar dentro de una intervalo diseñado de frecuencias operativas. Por ejemplo, un oscilador puede estar diseñado para operar entre 400 MHz y 800 MHz, mientras que otro oscilador puede estar diseñado para operar entre 800 MHz y 1200 MHz. Existe una solución de compromiso en rendimiento si alguien fuese a diseñar un oscilador que operase en el intervalo entre 400 MHz and 1200 MHz. El ancho del intervalo operativo de un oscilador es directamente proporcional a sus características de su fluctuación negativa. Por lo tanto, cuando mayor sea el intervalo operativo de un oscilador particular, mayores serán sus correspondientes características de fluctuación. Por lo tanto, existe la necesidad de generar frecuencias variantes de reloj en un amplio intervalo de frecuencias que tenga una características de fluctuación baja.

El artículo “W-band synthesised signal generator using fundamental voltage controlled oscillators”, de Molnar J A et. al (publicado el 22 de septiembre de 1997) , describe un generador “mejorado” de señales sintetizadas de la banda

W. El generador de señales incluye una sección de osciladores, una “sección de PLL” y una sección de control de modulación/salida.

El documento WO 01/63783 A describe una técnica para llevar a cabo saltos de frecuencia basados en ranuras de tiempo en un sistema de transmisión de radio. La técnica usa dos sintetizadores de frecuencia, que están sintonizados alternativamente en canales de frecuencias de radio seleccionadas por adelantado de las respectivas ranuras de tiempo y que son usados alternativamente por un transceptor del sistema de transmisión de radio para transformar ráfagas de la banda base a los canales de frecuencias de radio seleccionadas.

El documento US 2005/104665 A1 describe técnicas para seleccionar y calibrar un oscilador de una pluralidad de osciladores controlados por tensión para proporcionar una frecuencia seleccionada.

El documento US-A-5838205 describe un sistema PLL 200 que incluye dos PLL intercalados entre sí. El primer PLL incluye un primer detector 202 de fase, un primer VCO 206 y divisores programables 208 y 210 de frecuencias. El segundo PLL incluye un segundo detector 212 de fase, un segundo VCO 216 y divisores programables 218 y 220 de frecuencias.

Resumen

En las reivindicaciones independientes se exponen aspectos de la presente invención.

En un ejemplo, se da a conocer un bucle de sincronización de fase que emplea una pluralidad de complejos de osciladores. El bucle de sincronización de fase incluye a salida de reloj y una pluralidad de complejos de osciladores

operables para generar señales de salida. El bucle de sincronización de fase incluye, además, lógica de control que está configurada para acoplar selectivamente una señal de salida de uno de los osciladores de la pluralidad de complejos de osciladores a la salida de reloj.

En otro ejemplo, el bucle de sincronización de fase incluye una entrada para recibir una señal de referencia, una salida de reloj y una vía de retroacción para sincronizar una señal en fase con la señal de referencia. El bucle de sincronización de fase incluye, además, una pluralidad de complejos de osciladores operables para generar señales de salida y acoplarse por separado a la vía de retroacción y la salida de reloj. El bucle de sincronización de fase también incluye lógica de control configurada para acoplar selectivamente una señal de salida de un primer oscilador de la pluralidad de complejos de osciladores a la salida de reloj.

En otro ejemplo, se da a conocer un procedimiento de variación de la frecuencia de la salida de un bucle de sincronización de fase. En este procedimiento, se introduce una frecuencia deseada a la que se desee que opere una señal de salida del bucle de sincronización de fase. Se desacopla un complejo de osciladores de una vía de retroacción del bucle de sincronización de fase. Se ajusta un control del complejo desacoplado de osciladores para generar una señal como salida para el bucle de sincronización de fase. El complejo de osciladores es acoplado a la vía de retroacción para sincronizar la señal en fase con una señal de referencia cuando la señal tiene una frecuencia dentro del intervalo de la frecuencia deseada. En otro aspecto, se da a conocer un procedimiento de variación de la frecuencia de la salida de un bucle de sincronización de fase. En este procedimiento, un primer complejo de osciladores está acoplado a la salida del bucle de sincronización de fase. El primer complejo de osciladores está desacoplado de una vía de retroacción del bucle de sincronización de fase. Se introduce una frecuencia deseada a la que se desee que opere una señal de salida del bucle de sincronización de fase. Se enciende un segundo complejo de osciladores. El segundo complejo de osciladores es controlado digitalmente para generar una señal en un intervalo de frecuencias que contiene la frecuencia deseada. El primer complejo de osciladores es desacoplado de la salida del bucle de sincronización de fase. El segundo complejo de osciladores es acoplado a la salida del bucle de sincronización de fase.

Se entiende que otras realizaciones resultarán inmediatamente evidentes para los expertos en la técnica a partir de la siguiente descripción detallada, en la que diversas realizaciones son mostradas y descritas a título de ilustración. Como se captará, la invención es susceptible de otras realizaciones diferentes y sus varios detalles son susceptibles de modificación en diversos otros aspectos, todo sin apartarse de las enseñanzas de la invención. En consecuencia, ha de considerarse que los dibujos y la descripción detallada son de naturaleza ilustrativa y no restrictiva.

Breve descripción de los dibujos

La Fig. 1 es un diagrama funcional de bloques de un procesador.

La Fig. 2 es un ejemplo del bucle de sincronización de fase ilustrado en la Fig. 1.

La Fig. 3 es una alternativa del complejo de osciladores ilustrado en la Fig. 2.

La Fig. 4 es un gráfico de una señal ejemplar de salida del bucle de sincronización... [Seguir leyendo]

1. Un procedimiento de variación de la frecuencia de una salida (280, 540) de reloj de un bucle de sincronización de fase PLL (140, 200, 500, 800) que incluye un detector (210) de fase que tiene un puerto de entrada de referencia para una señal (145, 203) de referencia y un puerto de entrada de retroacción para una señal (207)

de retroacción, que comprende:

acoplar una salida de un primer complejo (240A) de osciladores a la salida (280, 540) de reloj del PLL para impulsar la salida (280, 540) de reloj, estando desacoplada la salida del primer complejo (240A) de osciladores de una vía de retroacción del PLL, estando conectada dicha vía de retroacción al puerto de entrada de retroacción del detector (210) de fase y siendo operable para sincronizar la salida (280, 540) de

reloj en fase con la señal (145, 203) de referencia; introducir (1210, 1310, 1410) en la lógica (260, 560) de control del PLL una frecuencia deseada en la que debería operar la salida (280, 540) de reloj del PLL; encender (1230, 1450) un segundo complejo (240B) de osciladores; controlar digitalmente (1240, 1330, 1460) el segundo complejo (240B) de osciladores para generar una

señal en el intervalo de frecuencias que contiene la frecuencia deseada; acoplar una salida del segundo complejo (240B) de osciladores a la vía de retroacción del PLL mientras se mantiene la salida del primer complejo (240A) de osciladores acoplada para impulsar la salida (280, 540) de reloj del PPL y se mantiene la salida del primer complejo (240A) de osciladores desacoplada de la vía de retroacción;

desacoplar (1260, 1480) la salida del primer complejo (240A) de osciladores de la salida (280, 540) de reloj del PLL (140, 200, 500, 800) ; y acoplar (1260, 1350, 1480) la salida del segundo complejo (240B) de osciladores a la salida (280, 540) de reloj del PLL para impulsar la salida (280, 540) de reloj.

2. Un procedimiento de variación de la frecuencia de una salida (280, 540) de reloj de un bucle de sincronización

de fase PLL (140, 200, 500, 800) que incluye un detector (210) de fase que tiene un puerto de entrada de referencia para una señal (145, 203) de referencia y un puerto de entrada de retroacción para una señal (207) de retroacción, que comprende:

acoplar una salida de un primer complejo (240A) de osciladores a la salida (280, 540) de reloj del PLL para impulsar la salida (280, 540) de reloj, estando desacoplada la salida del primer complejo (240A) de

osciladores de una vía de retroacción del PLL, estando conectada dicha vía de retroacción al puerto de entrada de retroacción del detector (210) de fase y siendo operable para sincronizar la salida (280, 540) de reloj en fase con la señal (145, 203) de referencia; introducir (1210, 1310, 1410) en la lógica (260, 560) de control del PLL una frecuencia deseada en la que debería operar la salida (280, 540) de reloj del PLL;

encender (1230, 1450) un segundo complejo (240B) de osciladores; acoplar una salida del segundo complejo (240B) de osciladores a la vía de retroacción del PLL mientras se mantiene la salida del primer complejo (240A) de osciladores acoplada para impulsar la salida (280, 540) de reloj del PPL y se mantiene la salida del primer complejo (240A) de osciladores desacoplada de la vía de retroacción;

controlar digitalmente (1240, 1330, 1460) el segundo complejo (240B) de osciladores para generar una señal en el intervalo de frecuencias que contiene la frecuencia deseada; desacoplar (1260, 1480) la salida del primer complejo (240A) de osciladores de la salida (280, 540) de reloj del PLL; y acoplar (1260, 1350, 1480) la salida del segundo complejo (240B) de osciladores a la salida (280, 540) de

45 reloj del PLL para impulsar la salida (280, 540) de reloj.

3. El procedimiento de las reivindicaciones 1 o 2 que, además, comprende el apagado del primer complejo (240A) de osciladores después de que el segundo complejo (240B) de osciladores se acopla a la salida de reloj del PLL (140, 200, 500, 800) .

4. Un bucle de sincronización de fase PLL (140, 200, 500, 800) que comprende:

50 una salida (280, 540) de reloj; un detector (210) de fase que tiene un puerto de entrada de referencia para una señal (145, 203) de referencia y un puerto de entrada de retroacción para una señal (207) de retroacción; un primer complejo (240A) de osciladores conectado al detector (210) de fase; un segundo complejo (240B) de osciladores conectado al detector (210) de fase en paralelo con el primer

55 complejo (240A) de osciladores; una vía de retroacción conectada al puerto de entrada de retroacción del detector (210) de fase y para sincronizar la salida (280, 540) de reloj en fase con la señal (145, 203) de referencia; y lógica (260, 560) de control operable para acoplar selectivamente ya sea una salida del primer complejo (240A) de osciladores o una salida del segundo complejo (240B) de osciladores a la salida (280, 540) de

reloj para impulsar la salida (280, 540) de reloj, y para acoplar selectivamente ya sea la salida del primer complejo (240A) de osciladores o la salida del segundo complejo (240B) de osciladores para suministrar dicha señal (207) de retroacción por medio de la vía de retroacción a dicho puerto de entrada de retroacción,

caracterizado porque la lógica (260, 560) de control está configurada para, en secuencia:

desacoplar la salida del primer complejo (240A) de osciladores de dicha vía de retroacción mientras se mantiene la salida del primer complejo (240A) de osciladores acoplada para impulsar la salida (280, 540) de reloj del PLL; acoplar la salida del segundo complejo (240B) de osciladores a la vía de retroacción mientras se

mantiene la salida (280, 540) de reloj del PLL impulsada por el primer complejo (240A) de osciladores y se mantiene la salida del primer complejo (240A) de osciladores desacoplada de la vía de retroacción; desacoplar la salida del primer complejo (240A) de osciladores de la salida (280, 540) de reloj del PLL; y acoplar la salida del segundo complejo (240B) de osciladores a la salida (280, 540) de reloj del PLL para impulsar la salida (280, 540) de reloj.

5. El bucle (140, 200, 500, 800) de sincronización de fase de la reivindicación 4 que, además, comprende:

un multiplexor (250) configurado para acoplar la salida (249A, 249B) de uno cualquiera de los complejos (240A, 240B) de osciladores primero y segundo a la salida (280, 540) de reloj.

6. El bucle (140, 200, 500, 800) de sincronización de fase de la reivindicación 4 en el que un complejo (240A,

240B) de osciladores incluye un registro (242A, 242B) configurado para almacenar un valor correspondiente a 20 un intervalo específico de frecuencias.

7. El bucle (140, 200, 500, 800) de sincronización de fase de la reivindicación 4 que, además, comprende:

un circuito (270) de división por dos acoplado a la lógica (260, 560) de control, estando configurada además la lógica (260, 560) de control para activar el circuito (270) de división por dos para disminuir la frecuencia de la salida (280, 540) de reloj mientras el primer complejo (240A) de osciladores se sincroniza a una

frecuencia más elevada.

8. El bucle (140, 200, 500, 800) de sincronización de fase de la reivindicación 4 que, además, comprende:

un medio (247A, 247B) de conmutación para acoplar selectivamente la entrada de uno cualquiera de los complejos (240A, 240B) de osciladores primero y segundo a la vía de retroacción.

9. El bucle (140, 200, 500, 800) de sincronización de fase de la reivindicación 4 que, además, comprende:

un multiplexor (530) configurado para acoplar la salida de uno cualquiera de los complejos (240A, 240B) de osciladores primero y segundo a la vía de retroacción.

10. El bucle (140, 200, 500, 800) de sincronización de fase de la reivindicación 4 en el que la vía de retroacción incluye un divisor (230) , un detector (210) de fase y un filtro (220) de bucle.

11. Un medio legible por ordenador que comprende instrucciones que, cuando son ejecutadas por un procesador, 35 dan como resultado la realización de las etapas de procedimiento de cualquiera de las reivindicaciones 1 a 3.