DESCUBRIMIENTO DE TOPOLOGÍA VIRTUAL PARA CONFIGURACIÓN DE ORDENADOR.

Para un sistema de ordenador anfitrión dividido en particiones lógicamente que comprende procesadores anfitriones,

un método para descubrir una topología de uno o más procesadores invitados de una configuración invitada, caracterizado el método por comprender: un procesador invitado de la búsqueda (2001) de configuración una instrucción de STORE SYSTEM INFORMATION (ALMACENAR INFORMACIÓN DEL SISTEMA) para su ejecución, la instrucción de STORE SYSTEM INFORMATION definida por una arquitectura de ordenador y especificando la instrucción de STORE SYSTEM INFORMATION una posición en la memoria de una tabla de topología de configuración; ejecutar la instrucción de STORE SYSTEM INFORMATION que comprende: basado en una solicitud de información de topología de la instrucción de STORE SYSTEM INFORMATION, obtener (2004) información de topología de la configuración invitada, comprendiendo la información de topología información acerca del agrupamiento lógico de procesadores de la configuración invitada a contenedores lógicos de acuerdo con su proximidad; almacenar (2006) la información de topología en la tabla de topología de configuración; en la que la tabla de topología de configuración incluye una entrada de procesador de lista de topología para un primer nivel de un agrupamiento jerárquico de procesadores que tienen atributos similares; en el que la entrada del procesador de la lista de topología comprende además un indicador que indican cómo son dedicados los procesadores del grupo de procesadores a la configuración invitada de partición lógica; y en el que la agrupación jerárquica consiste de uno o más niveles, y la tabla de topología de configuración incluye además una entrada de contenedor de lista del topología de cada nivel mayor que el primer nivel, siendo usada tal entrada de contenedor de lista de topología cuando los procesadores anfitriones del sistema están subdivididos en grupos peer

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/EP2009/050250.

Solicitante: INTERNATIONAL BUSINESS MACHINES CORPORATION.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: NEW ORCHARD ROAD ARMONK, NY 10504 ESTADOS UNIDOS DE AMERICA.

Inventor/es: KUBALA, JEFFREY, GAINEY JR.,Charles, FARRELL,Mark, SCHMIDT,Donald.

Fecha de Publicación: .

Fecha Solicitud PCT: 12 de Enero de 2009.

Clasificación Internacional de Patentes:

  • G06F9/30Z
  • G06F9/455H
  • G06F9/50C6

Clasificación PCT:

  • G06F9/30 SECCION G — FISICA.G06 COMPUTO; CALCULO; CONTEO.G06F TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores en los que una parte del cálculo se efectúa hidráulica o neumáticamente G06D, ópticamente G06E; sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 9/00 Disposiciones para el control por programa, p. ej. unidad de control (control por programa para dispositivos periféricos G06F 13/10). › Disposiciones para ejecutar instrucciones máquina, p. ej. decodificación de instrucciones (para ejecutar microinstrucciones G06F 9/22; para ejecutar subprogramas G06F 9/40).
  • G06F9/455 G06F 9/00 […] › Emulación; Simulación de software.
  • G06F9/50 G06F 9/00 […] › Asignación de recursos, p.ej. de la unidad central de procesamiento (CPU).

Países PCT: Austria, Bélgica, Suiza, Alemania, Dinamarca, España, Francia, Reino Unido, Grecia, Italia, Liechtensein, Luxemburgo, Países Bajos, Suecia, Mónaco, Portugal, Irlanda, Eslovenia, Finlandia, Rumania, Chipre, Lituania, Letonia, Ex República Yugoslava de Macedonia, Albania.

PDF original: ES-2368684_T3.pdf

 


Fragmento de la descripción:

Descubrimiento de topología virtual para configuración de ordenador. CAMPO DEL INVENTO El presente invento se refiere en general a la virtualización de sistemas con múltiples procesadores. En particular, el presente invento se refiere a habilitar programas para descubrir la topología de su entorno virtual. ANTECEDENTES Entre las funciones de control del sistema está la capacidad para dividir el sistema en varias particiones lógicas (LPAR). Una LPAR es un subconjunto del hardware del procesador que está definido para soportar un sistema operativo. Una LPAR contiene recursos (procesadores, memoria y dispositivos de entrada/salida) y funciona como un sistema independiente. Pueden existir múltiples particiones lógicas dentro de un sistema de hardware de computadora central. En los sistemas de ordenador de computadora central de IBM incluido el S/390®, durante muchos años hubo un límite de 15 LPAR. Las máquinas más recientes tienen 30 (y potencialmente más). Tales máquinas están ejemplificadas por las de la z/Architecture® (Arquitectura z). La z/Architecture® de IBM está descrita en los Principios de Funcionamiento de la z/Architecture SA22-7832-05 publicados en Abril del 2007 por IBM. Las limitaciones prácticas del tamaño de la memoria, la disponibilidad de I/O, y la potencia de tratamiento o procesado disponible limitan usualmente el número de LPAR a menos de estos máximos. El hardware y el firmware (soporte lógico inalterable) que proporciona la división en particiones es conocido como PR/SM (Recursos del Procesador/Gestor del Sistema). Son las funciones de PR/SM las que son usadas para crear y ejecutar las LPAR. La diferencia entre PR/SM (un equipo o dispositivo integrado) y las LPAR (el resultado de usar PR/SM) es a menudo ignorada y el término LPAR es usado colectivamente para el equipo y sus resultados. Los administradores de sistemas asignan partes de memoria a cada LPAR y la memoria no puede ser compartida entre las LPAR. Los administradores pueden asignar procesadores (también conocidos como CP o CPU) para especificar las LPAR o pueden permitir que los controladores del sistema distribuyan alguno o la totalidad de los procesadores a todas las LPAR usando un algoritmo de equilibrado de carga interno. Los canales (CHPID) pueden ser asignados a LPAR específicas o pueden ser compartidos por múltiples LPAR, dependiendo de la naturaleza del dispositivo en cada canal. Un sistema con un único procesador (procesador de CP) puede tener múltiples LPAR. Los PR/SM tienen un distribuidor interno que puede asignar una parte del procesador a cada LPAR, como un distribuidor de sistema operativo asigna una parte de su tiempo de procesador a cada proceso, desarrollo o tarea. Las especificaciones de control de división en particiones están parcialmente contenidas en los IOCDS y están parcialmente contenidas en un perfil del sistema. Los IOCDS y el perfil residen ambos en el Elemento de Soporte (SE) que es simplemente un ordenador de bolsillo dentro del sistema. El SE puede estar conectado a una o más Consolas de Gestión de Hardware (HMC), que son ordenadores personales de mesa usados para vigilar y controlar el hardware tales como los microprocesadores de la computadora central. Una HMC es más conveniente de usar que un SE y puede controlar varios ordenadores centrales diferentes. Trabajando desde una HMC (o desde un SE, en circunstancias inusuales), un operador prepara una computadora central para su uso seleccionando y cargando un perfil y un IOCDS. Estos crean las LPAR y configuran los canales con números de dispositivo, asignaciones de LPAR, información de trayecto múltiple y así sucesivamente. Esto es conocido como un Reinicio de Encendido (POR). Cargando un perfil y IOCDS diferentes, el operador puede cambiar completamente el número y naturaleza de las LPAR y la apariencia de la configuración I/O. Sin embargo, hacer esto interrumpe usualmente cualesquiera sistemas operativos y aplicaciones en ejecución y es por ello raras veces llevado a cabo sin una planificación previa. Las particiones lógicas (LPAR) son, en la práctica, equivalentes a ordenadores centrales separados. Cada LPAR ejecuta su propio sistema operativo. Este puede ser cualquier sistema operativo de computadora central; no hay necesidad de ejecutar z/OS®, por ejemplo, en cada LPAR. Los planificadores de instalaciones pueden elegir compartir dispositivos de I/O a través de varias LPAR, pero esta es una decisión local. El administrador de sistema puede asignar uno o más procesadores de sistema para el uso exclusivo de una LPAR. Alternativamente, el administrador puede permitir que todos los procesadores sean usados en alguna o en todas las LPAR. Aquí, las funciones de control del sistema (a menudo conocidas como microcódigo o firmware) proporcionan un distribuidor para compartir los procesadores entre las LPAR seleccionadas. El administrador puede especificar un número 2   máximo de procesadores concurrentes que ejecutan en cada LPAR. El administrador puede también proporcionar ponderaciones para LPAR diferentes; por ejemplo, especificar que LPAR debería recibir dos veces como mucho el tiempo de procesador de lo que lo recibe LPAR2. El sistema operativo en cada LPAR es IPLed separadamente, tiene su propia copia de su sistema operativo, tiene su propia consola de operador (si fuera necesario) y así sucesivamente. Si el sistema en una LPAR se destruye, no hay efecto en las otras LPAR. En un sistema de computadora central con tres LPAR, por ejemplo, podría tener una producción z/OS en LPAR1, una versión de prueba de z/OS en LPAR2, y Linux® para S/390 en LPAR3. Si este sistema total tiene 8 GB de memoria, podría tener asignado 4 GB a LPAR1, 1 GB a LPAR2, 1 GB a LPAR3, y tener 2 GB en reserva. Las consolas del sistema operativo para las dos LPAR de z/OS podrían estar en posiciones completamente diferentes. Para la mayor parte de los propósitos prácticos no hay diferencia entre, por ejemplo, tres ordenadores centrales separados que ejecutan z/OS (y que comparten la mayor parte de su configuración de I/O) y tres LPAR en la misma computadora central haciendo la misma cosa. Con excepciones menores z/OS, los operadores, y las aplicaciones no pueden detectar la diferencia. Las diferencias menores incluyen la capacidad de z/OS (si se permitía cuando las LPAR eran definidas) para obtener rendimiento e información de utilización a través del sistema de computadora central completa y para desplazar dinámicamente recursos (procesadores y canales) entre las LPAR para mejorar el rendimiento. Hoy día los ordenadores centrales de IBM® tienen un complejo de procesador central (CPC), que puede contener varios tipos diferentes de procesadores de z/Architecture® que pueden ser usados con propósitos ligeramente diferentes. Varios de estos propósitos están relacionados con el control de coste del software, mientras que otros son más fundamentales. La totalidad de los procesadores en el CPC comienza como unidades procesadoras equivalentes (PU) o máquinas que no han sido caracterizadas para su uso. Cada procesador es caracterizado por IBM durante la instalación o posteriormente. Las caracterizaciones potenciales son: - Procesador (CP) Este tipo de procesador está disponible para un sistema operativo normal y un software de aplicación, - Procesador de Asistencia de Sistema (SAP) Cada computadora central moderna tiene al menos un SAP; los sistemas mayores pueden tener varios. Los SAP ejecutan un código interno para proporcionar el subsistema de I/O. Un SAP, por ejemplo, traslada números de dispositivo y direcciones reales de identificadores de trayecto de canal (CHPID), direcciones de unidad de control, y números de dispositivo. Gestiona múltiples trayectos para controlar unidades y realiza la recuperación de errores para errores temporales. Los sistemas operativos y aplicaciones no pueden detectar los SAP, y los SAP no usan ninguna memoria normal. - Equipo integrado para Linux® (IFL) Este es un procesador normal con una o dos instrucciones inhabilitadas que son usadas solamente por z/OS®. Linux no usa estas instrucciones y puede ser ejecutado por un IFL. Linux puede ser ejecutado por un CP también. La diferencia es que un IFL no es tenida en cuenta cuando se especifica el número de modelo del sistema. Esto puede suponer una diferencia sustancial en costes de software. - zAAP Este es un procesador con varias funciones inhabilitadas (manejo de interrupción, algunas instrucciones) de tal modo que no puede ser ejecutado todo el sistema operativo en el procesador. Sin embargo, z/OS puede detectar la presencia de procesadores zAAP y los usará para ejecutar código Java. El mismo código Java puede ser ejecutado sobre un CP estándar. De nuevo, los procesadores zAAP no son tenidos en cuenta cuando se especifica el número de modelo del sistema. Como los IFL, existen solamente para controlar los costes de software.... [Seguir leyendo]

 


Reivindicaciones:

1. Para un sistema de ordenador anfitrión dividido en particiones lógicamente que comprende procesadores anfitriones, un método para descubrir una topología de uno o más procesadores invitados de una configuración invitada, caracterizado el método por comprender: un procesador invitado de la búsqueda (2001) de configuración una instrucción de STORE SYSTEM INFORMATION (ALMACENAR INFORMACIÓN DEL SISTEMA) para su ejecución, la instrucción de STORE SYSTEM INFORMATION definida por una arquitectura de ordenador y especificando la instrucción de STORE SYSTEM INFORMATION una posición en la memoria de una tabla de topología de configuración; ejecutar la instrucción de STORE SYSTEM INFORMATION que comprende: basado en una solicitud de información de topología de la instrucción de STORE SYSTEM INFORMATION, obtener (2004) información de topología de la configuración invitada, comprendiendo la información de topología información acerca del agrupamiento lógico de procesadores de la configuración invitada a contenedores lógicos de acuerdo con su proximidad; almacenar (2006) la información de topología en la tabla de topología de configuración; en la que la tabla de topología de configuración incluye una entrada de procesador de lista de topología para un primer nivel de un agrupamiento jerárquico de procesadores que tienen atributos similares; en el que la entrada del procesador de la lista de topología comprende además un indicador que indican cómo son dedicados los procesadores del grupo de procesadores a la configuración invitada de partición lógica; y en el que la agrupación jerárquica consiste de uno o más niveles, y la tabla de topología de configuración incluye además una entrada de contenedor de lista del topología de cada nivel mayor que el primer nivel, siendo usada tal entrada de contenedor de lista de topología cuando los procesadores anfitriones del sistema están subdivididos en grupos peer. 2. El método según la reivindicación 1, en el que la instrucción de STORE SYSTEM INFORMATION comprende un campo de código de operación, un campo de registro base, un campo de desplazamiento con signo, en el que la instrucción de descubrimiento de topología comprende además un primer registro general implicado que contiene un campo de código de función y un campo de selector-1 y un segundo registro general implicado que contiene un campo selector-2, especificando el campo de función de código la solicitud de información de topología, identificando el campo de registro base y el campo de desplazamiento con signo una posición en memoria de un bloque de información del sistema que contiene la tabla de topología de configuración en la que valores del campo selector-1 y del campo selector-2, en combinación, determinan la solicitud de información de topología que ha de ser realizada. 3. El método según la reivindicación 1, en el que la instrucción de STORE SYSTEM INFORMATION definida por la arquitectura del ordenador es buscada y ejecutada por una unidad de tratamiento central de una arquitectura de ordenador alternativa, en el que el método comprende además interpretar la instrucción de STORE SYSTEM INFORMATION para identificar una rutina de software predeterminada para emular la operación de la instrucción de STORE SYSTEM INFORMATION; y en el que ejecutar la instrucción de STORE SYSTEM INFORMATION comprende ejecutar la rutina de software predeterminada para realizar operaciones del método para ejecutar la instrucción de STORE SYSTEM INFORMATION. 4. Un sistema que comprende medios destinados a llevar a cabo todas las operaciones del método de acuerdo con cualquier reivindicación de método precedente. 5. Un programa de ordenador que comprende instrucciones para llevar a la práctica todas las operaciones del método de acuerdo con cualquier reivindicación de método procedente, cuando dicho programa de ordenador es ejecutado en un sistema de ordenador. 32   33   34     36   37   38   39     41   42   43   44     46

 

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