Instrucción para cargar datos hasta una frontera de memoria especificada indicada por la instrucción.
Un producto de programa informático que comprende un medio de almacenamiento legible por ordenador legible por un circuito de procesamiento y que almacena código de programa para la ejecución por el circuito de procesamiento para realizar un método que comprende:
obtener, mediante un procesador, una instrucción de máquina para la ejecución, comprendiendo la instrucción de máquina:
al menos un campo de código de operación (302) para proporcionar un código de operación, identificando el código de operación una operación de carga a frontera de bloque;
un campo de registro (304) que se va a usar para designar un registro, comprendiendo el registro un primer operando;
al menos un campo (306, 308, 310) que se va a usar para indicar una dirección de partida en memoria principal; y
ejecutar la instrucción de máquina, comprendiendo la ejecución:
calcular (410) la dirección de partida (412) a partir del al menos un campo de la instrucción de máquina, indicando la dirección de partida un sitio en memoria principal del que va a comenzar la carga en el primer operando;
calcular (420) una dirección de fin (422) en memoria principal en la que se va a detener la carga en el primer operando, y cargar (430 una cantidad variable de datos desde memoria principal en el primer operando, comprendiendo la carga cargar desde memoria principal comenzando en la dirección de partida en memoria principal y terminando en la dirección de fin en memoria principal, en donde la cantidad variable de datos se carga desde memoria principal en el primer operando sin cruzar una frontera de memoria principal designada; caracterizado por:
comprender adicionalmente la instrucción de máquina un indicador de tamaño de frontera de bloque (312) para indicar un tamaño de frontera de bloque de un bloque de memoria principal; y
en donde calcular la dirección de fin incluye usar la siguiente ecuación: dirección de fin ≥ mínimo de (dirección de partida + (tamaño de frontera - (dirección de partida Y NO máscara de frontera)), dirección de partida + tamaño de registro), en donde el tamaño de frontera es el tamaño de frontera de bloque, la máscara de frontera es igual a 0 - tamaño de frontera, y el tamaño de registro es una longitud especificada del registro que se designa en el campo de registro de la instrucción de máquina.
Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/IB2012/056434.
Solicitante: INTERNATIONAL BUSINESS MACHINES CORPORATION.
Nacionalidad solicitante: Estados Unidos de América.
Dirección: NEW ORCHARD ROAD ARMONK, NY 10504 ESTADOS UNIDOS DE AMERICA.
Inventor/es: SLEGEL,TIMOTHY, BRADBURY,JONATHAN DAVID, SCHWARZ,ERIC MARK, GSCHWIND,MICHAEL KARL, JACOBI,CHRISTIAN.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G06F9/30 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 9/00 Disposiciones para el control por programa, p. ej. unidades de control (control por programa para dispositivos periféricos G06F 13/10). › Disposiciones para ejecutar instrucciones de máquinas, p. ej. decodificación de instrucciones (para ejecutar microinstrucciones G06F 9/22).
PDF original: ES-2680147_T3.pdf
Patentes similares o relacionadas:
Método y equipo para realizar una reorganización de bits de un vector, del 29 de Julio de 2020, de INTEL CORPORATION: Un procesador que comprende:
un decodificador para decodificar una instrucción de reorganización de bits de un vector, comprendiendo […]
Control de ejecución de hilos en un procesador multihilo, del 24 de Junio de 2020, de INTERNATIONAL BUSINESS MACHINES CORPORATION: Un método para controlar la ejecución de hilos en un entorno informático, comprendiendo dicho método: detener , mediante un hilo […]
Arquitectura e instrucciones flexibles para el estándar de cifrado avanzado (AES), del 27 de Mayo de 2020, de INTEL CORPORATION: Un procesador que comprende: una pluralidad de núcleos; una caché de instrucciones de nivel 1, L1, para almacenar una pluralidad de instrucciones […]
Operaciones SIMD de anchura mixta que tienen operaciones de elementos pares y de elementos impares usando un par de registros para elementos de datos anchos, del 25 de Marzo de 2020, de QUALCOMM INCORPORATED: Un procedimiento para realizar una operación de tipo "una instrucción, múltiples datos" (SIMD) de anchura mixta, comprendiendo el procedimiento: recibir , […]
Transformar especificadores de instrucción no contiguos a especificadores de instrucción contiguos, del 19 de Febrero de 2020, de INTERNATIONAL BUSINESS MACHINES CORPORATION: Un producto de programa informático para emular instrucciones en un entorno informático, comprendiendo el producto de programa informático: un medio de almacenamiento […]
Predicados uniformes en sombreadores para unidades de procesamiento de gráficos, del 11 de Diciembre de 2019, de QUALCOMM INCORPORATED: Un procedimiento para procesar datos, comprendiendo el procedimiento: recibir una indicación de que todos los subprocesos de una urdimbre […]
Aumento de protocolo de coherencia para indicar estado de transacción, del 4 de Diciembre de 2019, de INTERNATIONAL BUSINESS MACHINES CORPORATION: Un método implementado por ordenador para implementar un protocolo de coherencia, comprendiendo el método: enviar , por un procesador (112a) solicitante, […]
Procedimientos y aparatos para predecir la no ejecución de instrucciones de no bifurcación condicional, del 15 de Mayo de 2019, de QUALCOMM INCORPORATED: Un procedimiento para manejar una instrucción de no bifurcación condicional, que comprende: identificar una instrucción […]