DISPOSITIVO DE CIRCUITO Y PROCEDIMIENTO PARA MEDIR LA FLUCTUACIÓN DE RELOJ.

Dispositivo de circuito y procedimiento para medir la fluctuación de reloj I.- Campo La presente divulgación se refiere generalmente a dispositivos de circuito y procedimientos para medir la fluctuación de reloj. II.- Descripción de la técnica relacionada En general, la estabilidad temporal de una señal de reloj en un dispositivo de circuito puede afectar al rendimiento, particularmente en los dispositivos de circuitos digitales síncronos. Las fluctuaciones de reloj de corta duración, o fluctuaciones de reloj, pueden degradar el rendimiento del sistema debido a un riesgo de violaciones de la restricción temporal. La fluctuación de reloj introduce una limitación de rendimiento paramétrico en dispositivos de circuito, porque la fluctuación de reloj afecta a la frecuencia máxima en la que los procesadores principales pueden operar. Convencionalmente, una reducción en la frecuencia del procesador puede ser difícil de medir con precisión, en parte, porque la inserción de puntos de medición puede también perturbar la señal de reloj. Por ejemplo, las sondas externas de ensayo que miden la fluctuación de reloj pueden perturbar la señal de reloj introduciendo capacitancias, inductancias, desajustes de impedancia, y otras anomalías que pueden introducir fluctuaciones de reloj adicionales. Para medir la fluctuación de reloj con más precisión se han añadido estructuras de ensayo en chip a dispositivos de circuito. Las estructuras de ensayo en chip pueden incluir un gran número de circuitos biestables para capturar un valor de reloj en múltiples puntos de muestreo a lo largo de una cadena de retardos. Sin embargo, para muestrear con precisión la señal de reloj, se usa un gran número de puntos de muestreo y, por lo tanto, un gran número de circuitos biestables. El gran número de circuitos biestables puede ocupar un área importante del circuito global. Además, la precisión asociada a tales estructuras de ensayo está limitada normalmente al retardo de inserción de cada elemento de la cadena de retardos. Por ejemplo, si cada elemento de la cadena de retardos tiene un retardo de 20 picosegundos, la precisión de la medición tomada entre elementos de la cadena de retardos puede limitarse a más o menos 20 picosegundos. En los circuitos de procesador que operan a frecuencias superiores a un Gigahertzio, un margen de retardo de 40 picosegundos puede representar una cantidad importante de incertidumbre en la fluctuación de reloj detectada, que se puede solucionar añadiendo un margen operativo superior al margen de incertidumbre de la fluctuación de reloj detectada. Este margen operativo limita la frecuencia a la cual el dispositivo de circuito puede operar. El documento A 1-Gb/s/pin 512-Mb DDRII SDRAM Using a Digital DLL and a Slew-Rate-Controlled Output Buffer de Matano y col. en IEEE Journal of SOLID-STATE CIRCUITS, de mayo de 2003, describe un enfoque alternativo. Asimismo, una vez medida la fluctuación de reloj en un diseño de circuito particular, sigue siendo difícil determinar si un cambio de diseño puede reducir la fluctuación. Mientras un margen de fluctuación excesivo puede aumentar la utilización de área de un sustrato de circuito, aumentar el consumo de energía y aumentar el tiempo de comercialización de un diseño particular, un margen de fluctuación insuficiente puede dar como resultado una calidad reducida y un mayor número de fallos o un rendimiento reducido. De este modo, hay una necesidad de dispositivos de circuito mejorados y de procedimientos para medir la fluctuación de reloj. Resumen ES 2 365 438 T3 Esta necesidad se satisface mediante la materia objeto de las reivindicaciones independientes. En una forma de realización particular, se divulga un procedimiento que incluye enviar una señal de reloj a lo largo de una cadena de retardos de un dispositivo de circuito y determinar un valor de la señal de reloj en un punto seleccionado dentro de la cadena de retardos. El procedimiento también incluye ajustar la posición del punto seleccionado cuando el valor no indica la detección de una parte deseada de la señal de reloj. En otra forma de realización particular, se divulga un dispositivo de circuito que incluye una cadena de retardos compuesta por múltiples elementos de retardo. La cadena de retardos es sensible a una señal de reloj. El dispositivo de circuito incluye también un circuito lógico y un circuito multiplexor jerárquico con múltiples entradas sensibles a la cadena de retardos. El circuito lógico controla el multiplexor jerárquico para determinar un valor de la señal de reloj en un punto seleccionado dentro de la cadena de retardos y para ajustar el punto seleccionado cuando el valor no indica un flanco de la señal de reloj. En todavía otra forma de realización particular, se divulga un procedimiento que incluye recibir una señal de reloj en una cadena de retardos de un dispositivo de circuito y determinar una posición de un flanco de la señal de reloj dentro de la cadena de retardos para determinar un periodo de reloj. Localizar el flanco de la señal de reloj incluye determinar iterativamente un valor de la señal de reloj en un punto seleccionado dentro de la cadena de retardos y ajustar el punto seleccionado hasta que el valor indique un flanco de la señal de reloj. El procedimiento también incluye comparar la posición del flanco de la señal de reloj con una posición de un flanco de una señal de reloj nominal para determinar una medición de fluctuación de reloj. 2 En aún otra forma de realización particular, se divulga un dispositivo procesador que incluye medios para hacer pasar una señal de reloj a lo largo de una cadena de retardos de un dispositivo de circuito y medios para determinar un valor de la señal de reloj en un punto seleccionado. El dispositivo procesador incluye también medios para ajustar el punto seleccionado cuando el valor no indica un flanco de la señal de reloj. Una ventaja particular proporcionada por las formas de realización del circuito de determinación de fluctuación de reloj se proporciona debido a que el circuito de determinación de fluctuación de reloj consigue una gran precisión en la determinación de fluctuaciones de reloj, permitiendo que los diseñadores establezcan un margen menor de fluctuación de reloj para mejorar las velocidades de reloj operativas para dispositivos de circuito. Se proporciona otra ventaja particular debido a que el circuito de determinación de fluctuación de reloj ocupa un área menor del circuito global y consume menos energía de funcionamiento que los circuitos de compensación de fluctuación y/o que los circuitos de determinación de fluctuación de reloj convencionales. Se proporciona otra ventaja particular adicional debido a que el circuito de determinación de fluctuación de reloj está adaptado para medir la fluctuación a lo largo de periodos de tiempo largos en núcleos de procesador que están ejecutando varias aplicaciones. Se proporciona otra ventaja particular debido a que el circuito de determinación de fluctuación de reloj puede operar sin calibración. Se realiza otra ventaja debido a que el circuito de determinación de fluctuación de reloj no requiere componentes de circuito analógicos. Otros aspectos, ventajas y características de la presente divulgación serán evidentes tras revisar toda la solicitud, incluyendo las siguientes secciones: Breve descripción de los dibujos, Descripción detallada y las Reivindicaciones. Breve descripción de los dibujos La FIG. 1 es un gráfico que ilustra una señal de reloj que incluye incertidumbre temporal debida a fluctuaciones; La FIG. 2 es un diagrama de bloques de una forma de realización ilustrativa particular de un circuito para medir la fluctuación de reloj; La FIG. 3 es un diagrama de bloques de una forma de realización ilustrativa particular de un dispositivo de circuito que incluye un circuito para medir la fluctuación de reloj; La FIG. 4 es un diagrama de tiempos que ilustra la detección de flancos de una señal de reloj usando los circuitos mostrados en las FIG. 2 y 3; La FIG. 5 es un diagrama de tiempos que ilustra la detección de flancos de una señal de reloj usando los circuitos mostrados en las FIG. 2 y 3 después de ajustar el tiempo de señal de reloj mediante un retardo conocido; La FIG. 6 es un diagrama de flujo de una forma de realización ilustrativa particular de un procedimiento para medir la fluctuación de reloj; La FIG. 7 es un diagrama de flujo de una forma de realización ilustrativa particular de un procedimiento para controlar un reloj operativo de un dispositivo de circuito en función de una fluctuación de reloj medida; y La FIG. 8 es un diagrama de bloques de una forma de realización ilustrativa particular de un dispositivo de comunicaciones portátil que incluye un circuito para medir la fluctuación de reloj. Descripción detallada ES 2 365 438 T3 La FIG.... [Seguir leyendo]

1. Un procedimiento para detectar una parte deseada de una señal de reloj (102) para determinar una fluctuación de reloj, que comprende: recibir (602) la señal de reloj (102) en una cadena de retardos (206) de un dispositivo de circuito; seleccionar un punto de muestreo dentro de la cadena de retardos (206); muestrear (604) la señal de reloj (102) en el punto de muestreo seleccionado; determinar (606) un valor de la señal de reloj (102) en el punto de muestreo seleccionado en la cadena de retardos (206), en el que el valor de la señal de reloj representa un nivel de la señal de reloj en el punto de muestreo seleccionado; y comparar (608) el valor de la señal de reloj (102) en el punto de muestreo seleccionado para determinar si el valor de la señal de reloj indica la parte deseada; si el valor no indica la parte deseada de la señal de reloj (102), ajustar el punto de muestreo seleccionado hasta que el valor indique la parte deseada. 2. El procedimiento según la reivindicación 1, en el que la parte deseada comprende uno de entre un flanco de subida, un flanco de bajada y una parte horizontal de la señal de reloj (102). 3. El procedimiento según la reivindicación 1, que comprende además determinar (616) un periodo de reloj cuando el punto seleccionado indica la detección de la parte deseada de la señal de reloj (102). 4. El procedimiento según la reivindicación 3, que comprende además: determinar un margen de error asociado a la detección de la parte deseada de la señal de reloj (102); y desplazar el tiempo en el que la señal de reloj (102) se recibe en la cadena de retardos (206) en un incremento de tiempo conocido cuando el margen de error es mayor que un umbral de error. 5. El procedimiento según la reivindicación 4, en el que la cadena de retardos (206) comprende una pluralidad de elementos de retardo, en el que cada elemento de retardo introduce un tiempo de retardo, y en el que el incremento de tiempo conocido comprende una fracción del tiempo de retardo. 6. El procedimiento según la reivindicación 3, que comprende además determinar (618) un valor de fluctuación en función de una diferencia entre el periodo de reloj determinado y un periodo de reloj nominal. 7. El procedimiento según la reivindicación 3, que comprende además controlar una frecuencia de un reloj operativo en función del periodo de reloj. 8. El procedimiento según la reivindicación 3, que comprende además controlar un voltaje de un reloj operativo en función del periodo de reloj. 9. El procedimiento según la reivindicación 1, en el que el punto seleccionado comprende inicialmente un punto inicial en la cadena de retardos (206) que es mayor que un periodo nominal de un reloj que proporciona la señal de reloj (102), y en el que ajustar comprende reducir el punto seleccionado en la cadena de retardos (206) para identificar un segundo punto que es anterior en la cadena de retardos (206) al punto inicial. 10. El procedimiento según la reivindicación 1, que comprende además: determinar un segundo valor de la señal de reloj (102) en un segundo punto; y ajustar el segundo punto cuando el segundo valor no indica la detección del flanco de la señal de reloj (102). 11. El procedimiento según la reivindicación 1, en el que el punto seleccionado comprende inicialmente un punto inicial en la cadena de retardos (206) que es menor que un periodo nominal de un reloj que proporciona la señal de reloj (102), y en el que ajustar comprende incrementar el punto seleccionado en la cadena de retardos (206) para identificar un segundo punto que es posterior en la cadena de retardos (206) al punto inicial. 12. El procedimiento según la reivindicación 1, en el que el punto seleccionado comprende un punto dentro de la cadena de retardos (206) que está relacionado con una distancia esperada recorrida por la señal de reloj (102) a lo largo de la cadena de retardos (206) en función de una frecuencia de reloj nominal. 13. El procedimiento según la reivindicación 1, que comprende además: determinar una posición de un flanco de la señal de reloj (102) dentro de la cadena de retardos (206) para 12 ES 2 365 438 T3 determinar un periodo de reloj detectado de la señal de reloj (102), en el que localizar el flanco de la señal de reloj (102) comprende: determinar iterativamente un valor de la señal de reloj en un punto de muestreo seleccionado dentro de la cadena de retardos (206), ajustar el punto de muestreo seleccionado hasta que el valor indique un flanco de la señal de reloj (102); y comparar la posición del flanco de la señal de reloj (102) con una posición de un flanco de una señal de reloj nominal (102) para determinar una medición de fluctuación de reloj. 14. El procedimiento según la reivindicación 13, en el que el punto de muestreo seleccionado comprende un punto dentro de la cadena de retardos (206) relacionado con un periodo de reloj nominal. 15. El procedimiento según la reivindicación 13, que comprende además controlar una frecuencia de un reloj operativo en función de la medición de fluctuación de reloj. 16. El procedimiento según la reivindicación 15, que comprende además reducir una frecuencia del reloj operativo cuando la medición de fluctuación de reloj sobrepasa un umbral predeterminado. 17. El procedimiento según la reivindicación 13, que comprende además controlar un voltaje de un reloj operativo en función de la medición de fluctuación de reloj. 18. El procedimiento según la reivindicación 17, en el que controlar el voltaje comprende reducir un nivel de voltaje del reloj operativo cuando la medición de fluctuación de reloj sobrepasa un umbral predeterminado. 19. Un dispositivo procesador para detectar una parte deseada de una señal de reloj (102) para determinar una fluctuación de reloj, que comprende: medios para recibir la señal de reloj (102) en una cadena de retardos (206) de un dispositivo de circuito; medios para seleccionar un punto de muestreo dentro de la cadena de retardos (206); medios para muestrear la señal de reloj (102) en el punto de muestreo seleccionado; medios para determinar un valor de la señal de reloj (102) en el punto de muestreo seleccionado dentro de la cadena de retardos (206), en el que el valor de la señal de reloj (102) representa un nivel de la señal de reloj (102) en el punto de muestreo seleccionado; medios para comparar el valor de la señal de reloj (102) en el punto de muestreo seleccionado para determinar si el valor de la señal de reloj indica la parte deseada; y medios para ajustar el punto de muestreo seleccionado hasta que el valor indique la parte deseada cuando el valor no indica la parte deseada de la señal de reloj (102). 20. El dispositivo según la reivindicación 19, que comprende además medios para determinar el periodo de reloj más corto cuando el punto seleccionado indica un flanco de la señal de reloj (102) y para determinar un valor de fluctuación en función de una diferencia entre el periodo de reloj más corto y un periodo de reloj nominal. 21. El dispositivo según la reivindicación 19, que comprende además medios para controlar una frecuencia de un reloj operativo en función del valor de fluctuación. 22. El dispositivo según la reivindicación 19, que comprende además medios para controlar un voltaje de un reloj operativo en función del valor de fluctuación. 23. El dispositivo según la reivindicación 19, en el que los medios para ajustar el punto seleccionado comprenden un circuito lógico. 24. El dispositivo según la reivindicación 19, que comprende además: una cadena de retardos (206) que comprende una pluralidad de elementos de retardo, la cadena de retardos (206) sensible a la señal de reloj (102); un circuito multiplexor jerárquico que incluye una pluralidad de entradas sensibles a la cadena de retardos (206); y un circuito lógico acoplado al multiplexor jerárquico para controlar el multiplexor jerárquico para determinar el valor de la señal de reloj (102) en el punto de muestreo seleccionado dentro de la cadena de retardos (206) y para ajustar el punto de muestreo seleccionado cuando el valor no indica la parte deseada de la señal de reloj (102). 13 ES 2 365 438 T3 25. El dispositivo según la reivindicación 24, en el que el circuito multiplexor jerárquico comprende una pluralidad de multiplexores sensibles al circuito lógico, en el que cada uno de la pluralidad de multiplexores incluye múltiples entradas acopladas a diferentes puntos de la cadena de retardos (206). 26. El dispositivo según la reivindicación 25, en el que cada uno de la pluralidad de multiplexores incluye un mismo número de entradas. 27. El dispositivo según la reivindicación 25, en el que el circuito multiplexor jerárquico comprende además al menos un segundo multiplexor que incluye múltiples entradas sensibles a una salida respectiva de cada uno de la pluralidad de multiplexores. 28. El dispositivo según la reivindicación 27, en el que una salida del al menos un segundo multiplexor proporciona el valor de la señal de reloj en el punto seleccionado. 29. El dispositivo según la reivindicación 24, que comprende además un elemento de retardo de reloj acoplado a una entrada de la cadena de retardos (206) para aplicar un retardo variable a la señal de reloj (102). 30. El dispositivo según la reivindicación 24, en el que el circuito multiplexor jerárquico comprende: una primera pluralidad de multiplexores, incluyendo cada multiplexor de la primera pluralidad de multiplexores un mismo número de entradas acopladas a diferentes puntos dentro de la cadena de retardos (206), incluyendo cada multiplexor de la primera pluralidad de multiplexores una entrada de selección; y al menos un segundo multiplexor que incluye una segunda pluralidad de entradas acopladas a respectivas salidas de la primera pluralidad de multiplexores, incluyendo el al menos un segundo multiplexor una entrada de selección sensible al circuito lógico y que tiene una salida para proporcionar el valor relacionado con el punto seleccionado de la cadena de retardos (206) al circuito lógico. 31. El dispositivo según la reivindicación 24, que comprende además un elemento de retardo de reloj acoplado a una entrada de la cadena de retardos (206) para desplazar la señal de reloj (102) en un incremento de tiempo conocido para modificar el tiempo en el que la señal de reloj (102) se recibe en la cadena de retardos (206). 32. El dispositivo según la reivindicación 24, en el que el circuito lógico determina un periodo de reloj cuando el punto seleccionado indica un flanco de la señal de reloj (102). 33. El dispositivo según la reivindicación 24, en el que el circuito lógico ajusta una frecuencia de un reloj operativo en función de una diferencia entre un periodo de reloj nominal y el periodo de reloj determinado. 34. El dispositivo según la reivindicación 24, en el que el circuito lógico ajusta un voltaje de un reloj operativo en función de una diferencia entre un periodo de reloj nominal y el periodo de reloj determinado. 14 ES 2 365 438 T3 ES 2 365 438 T3 16 ES 2 365 438 T3 Circuito de ensayo de fluctuación de reloj 17 ES 2 365 438 T3 18 ES 2 365 438 T3 Determinar una periodo de reloj de fluctuación en función de la posición de la parte deseada dentro de la cadena de retardos y en función de T Determinar una fluctuación de reloj en función de una diferencia entre el periodo de reloj de fluctuación y un periodo de reloj nominal 19 ES 2 365 438 T3 Comparar una posición del flanco de la señal de reloj con una posición de un flanco esperado de una señal de reloj nominal para determinar una fluctuación de reloj Controlar un reloj operativo del dispositivo de circuito en función de la fluctuación de reloj ES 2 365 438 T3 Circuito de determinación de fluctuación de reloj 21