10 patentes, modelos y diseños de VIA TECHNOLOGIES, INC.

  1. 1.-

    Aparato para predecir direcciones objetivo de conexión múltiples

    (04/2012)

    Un aparato en un microprocesador para predecir una dirección objetivo para un número variable de instrucciones de conexión en una línea en memoria caché captada de una memoria caché de instrucciones en una dirección de captación, estando el aparato caracterizado por: M memorias caché asociativas de un conjunto de N vías, teniendo cada una una entrada de índices acoplada para recibir una parte de la dirección de captación de la memoria caché de instrucciones, en el que dicho índice selecciona una de una pluralidad de grupos de MxN entradas, comprendiendo dicho grupo una entrada en cada vía de cada una de...

  2. 2.-

    Registro dinámico de canal N acelerado

    (03/2012)

    Registro dinámico, de canal N, no inversor, que comprende: una etapa dominó, para evaluar una función lógica en base a al menos una señal de datos de entrada y una señal de reloj a impulsos, en el que dicha etapa dominó precarga un nodo precargado a alto cuando dicha señal de reloj a impulsos está baja y abre una ventana de evaluación cuando dicha señal de reloj a impulsos sube, y baja dicho nodo precargado si evalúa, y mantiene dicho nodo precargado alto si no evalúa; un mux, acoplado a la etapa dominó, que responde a dicha señal de reloj a impulsos y a dicho nodo precargado, que baja un nodo de retroalimentación si dicho nodo precargado baja durante...

  3. 3.-

    CIRCUITO DE ENGANCHE DE SALIDA DOMINÓ N

    (12/2011)

    Un circuito de enganche dominó N que comprende: una etapa dominó (P1, N2, 301) acoplada a una señal (CLK) de reloj aproximadamente simétrica, y para evaluar una función lógica de acuerdo con los estados de al menos una señal de datos y dicha señal de reloj aproximadamente simétrica, en el que dicha etapa dominó carga previamente un nodo (TOP) precargado cuando dicha señal de reloj aproximadamente simétrica es baja, y descarga dicho nodo precargado a un estado bajo si dicha función lógica realiza la evaluación cuando dicha señal de reloj aproximadamente simétrica es alta, y mantiene dicho nodo precargado alto...

  4. 4.-

    PROTOCOLO DE DISPONIBILIDAD DE OBJETIVO PARA ESCRITURA CONTIGUA

    (11/2011)

    Un método para realizar transacciones de escritura contigua entre un procesador y un agente bus sobre un bus de procesador ; caracterizado por las operaciones de: detectar, por el agente bus , una solicitud para un ciclo de escritura; activar, por el agente bus , la señal preparado objetivo para un ciclo de reloj en respuesta al ciclo de escritura durante un primer ciclo de reloj de una fase de transferencia de datos de un ciclo de escritura anterior, en el que la señal preparado objetivo es un impulso de un ciclo; activar, por el agente bus...

  5. 5.-

    REGISTRO DINÁMICO CON CANAL P ACELERADO

    (10/2011)

    Un registro dinámico no inversor , caracterizado por: una etapa dominó (1002, N1, P1), configurada para evaluar una función lógica basada en al menos una señal de datos de entrada (DATAB) y una señal de reloj pulsatoria (PLSCLKB), en la que dicha etapa dominó descarga previamente un nodo descargado previamente bajo cuando dicha señal de reloj pulsatoria es alta y abre una ventana de evaluación cuando dicha señal de reloj pulsatoria adopta un valor bajo, y lleva dicho nodo a un valor alto descargado previamente si dicha etapa de dominó evalúa, y mantiene dicho nodo descargado...

  6. 6.-

    REGISTRO DE TIPO DOMINÓ P

    (05/2011)

    Registro de tipo dominó P, que comprende: una etapa dominó, acoplada a una señal de impulsos de reloj, y destinada a evaluar una función lógica según los estados de por lo menos una señal de datos y de dicha señal de impulsos de reloj, en donde dicha etapa dominó precarga a nivel bajo un nodo precargado cuando dicha señal de impulsos de reloj tiene un nivel alto, y descarga dicho nodo precargado a un estado alto si dicha función lógica se evalúa cuando dicha señal de impulsos de reloj tiene un nivel bajo, y mantiene dicho nodo precargado en un nivel bajo si dicha función lógica no se evalúa cuando dicha...

  7. 7.-

    MECANISMO DE FUSIBLE CONFIGURABLE PARA IMPLEMENTAR PARCHES DE MICROCÓDIGOS

    (01/2011)

    Un aparato de parches en un microprocesador, que comprende: una pluralidad de bancos de fusibles , configurada para almacenar registros de parches asociados que se emplean para parchear circuitos de estado de la máquina o microcódigo en el microprocesador o almacenar entidades de datos de control asociadas que se emplean para programar circuitos de control en el microprocesador uno o más bancos de fusibles de configuración codificados para indicar si cada uno de dicha pluralidad de bancos de fusibles se programa con uno de dichos registros de parches asociados o con una de dichas entidades de datos de control asociadas; y un controlador de grupo , acoplado a dicha pluralidad de bancos de fusibles, configurado...

  8. 8.-

    MECANISMO DE EXPANSIÓN DE PARCHE DE MICROCÓDIGO

    (12/2010)

    Mecanismo de expansión de parches de microcódigo en un microprocesador, que comprende: una RAM de parches, configurada para almacenar una primera pluralidad de instrucciones de parche, en la que dicha primera pluralidad de instrucciones de parche debe ser ejecutada por el microprocesador en lugar de una o más micro-instrucciones que están almacenadas en una ROM de microcódigo, caracterizado por una RAM de expansión, acoplada a dicha RAM de parches, configurada para almacenar una segunda pluralidad de instrucciones de parche, en la que el número de dicha segunda pluralidad de...

  9. 9.-

    REGISTRO DINAMICO INVERSOR CON MECANISMO DE REDUCCION DE TIEMPO DE MANTENIMIENTO DEPENDIENTE DEL DATO

    (04/2010)

    Un registro lógico dinámico inversor , que comprende: un par complementario de dispositivos de evaluación (P1, N2) que responden a una señal de reloj; una lógica evaluadora , acoplada entre dicho par complementario de dispositivos de evaluación en un nodo pre-cargado, configurado para evaluar una función lógica en base a al menos una señal de datos de entrada, en donde dicha función lógica evalúa a cualquiera de entre un primer estado, en el que dicho nodo pre-cargado es mantenido a un primer nivel lógico, y un segundo estado, en el que dicho nodo pre-cargado es mantenido a un segundo nivel lógico; una lógica de retraso...

  10. 10.-

    REGISTRO DE EFECTO DOMINO N CON TRAYECTO ACELERADO SIN DESCARGA

    (04/2009)

    Un registro con efecto dominó de no inversión , que comprende: una etapa con efecto dominó para evaluar una función lógica basada en al menos una señal de datos de entrada (DATA) y una señal de reloj por impulsos (PLSCLK), retrasando dicha señal de reloj por impulsos (PLSCLK) una señal de reloj simétrica (PH1CLK), en el que dicha etapa con efecto dominó precarga un nodo precargado (TOP) alto cuando dicha señal de reloj simétrica (PH1CLK) está baja y abre una ventana de evaluación cuando dicha señal de reloj por impulsos (PLSCLK) va alta, y tira de dicho nodo precargado (TOP) hacia abajo si lo evalúa,...