28 patentes, modelos y diseños de ALCATEL BELL NAAMLOZE VENNOOTSCHAP

  1. 1.-

    RED DE CONMUTACION DE CELDAS.

    (12/2005)
    Inventor/es: VERCAUTEREN, LEO ALBERT ALBERTINE, DE VRIENDT, JOHAN. Clasificación: H04Q11/04, H04Q7/24.

    LA PRESENTE INVENCION DESCRIBE UNA RED DE CONMUTACION DE CELULA QUE INCLUYE UN CONMUTADOR DE CELULA (AS) ACOPLADO A UN PRIMER TERMINAL (T1) Y UNA UNIDAD DE FUNCION (FU). EL CONMUTADOR DE CELULA ESTA TAMBIEN ACOPLADO A UN SEGUNDO Y TERCER TERMINAL (T2, T3) MEDIANTE UNA RED DE ACCESO DE CONMUTACION DE CELULA (AAN). EL PRIMER TERMINAL INTERCAMBIA INFORMACION CON EL SEGUNDO TERMINAL MEDIANTE LA UNIDAD DE FUNCION (FU) Y UNA PARTE PREDETERMINADA DE LA INFORMACION ES INDICATIVA DEL INTERCAMBIO DE INFORMACION ENTRE EL PRIMER Y SEGUNDO TERMINAL. LA UNIDAD DE FUNCION ESTA ADAPTADA PARA PROCESAR LA INFORMACION Y ESTA ADAPTADA PARA MODIFICAR LA PARTE PREDETERMINADA ANTERIOR DE LA INFORMACION PARA QUE LLEGUE A SER INDICATIVA DEL INTERCAMBIO DE INFORMACION ENTRE LA UNIDAD DE FUNCION Y EL TERCER TERMINAL. LA INFORMACION ES POR TANTO INTERCAMBIADA ENTRE EL PRIMER Y EL TERCER TERMINAL MEDIANTE LA UNIDAD DE FUNCION.

  2. 2.-

    DISPOSICION EMPAQUETADORA PARA REDUCIR CONFLICTOS A LA SALIDA DE UN CONMUTADOR.

    (05/2003)
    Inventor/es: PAUWELS, BART JOSEPH GERARD, CALLENS, FILIP. Clasificación: H04L12/56, H04Q11/04, H04J3/16.

    SE DESCRIBE UNA DISPOSICION EMPAQUETADORA CON AL MENOS UN DISPOSITIVO EMPAQUETADOR (PDPI1..PDPIM,PDPO1..PDPOM) PARA GENERAR PAQUETES DE RESPECTIVAS CORRIENTES DE PAQUETE INDIVIDUALES A PARTIR DE LAS CORRESPONDIENTES CORRIENTES DE DATOS INDIVIDUALES RESPECTIVAS (IDS1..IDSN) QUE ESTAN MULTIPLEXADAS Y FORMAN PARTE DE UNA CORRIENTE DE DATOS DE ENTRADA (CDS). CADA UNO DE LOS PAQUETES INCLUYE UN CONJUNTO DE PARTES DE DATOS SUBSECUENTES DE UNA CORRIENTE DE DATOS INDIVIDUAL CORRESPONDIENTE RESPECTIVA, Y UNA ULTIMA PARTE DE DATOS INCLUIDA EN EL CONJUNTO ES SUSTANCIALMENTE UNA ENTRADA EN UN INTERVALO DE TIEMPO DESPUES DE QUE UN PAQUETE SE HAYA GENERADO INMEDIATAMENTE PRECEDENTE AL PRESENTE PAQUETE, CORRESPONDIENDO ESTE INTERVALO DE TIEMPO A LA LONGITUD DE ESTE PAQUETE.

  3. 3.-

    ASIGNACION DE SEÑAL EN UN SISTEMA MULTIPORTADORA.

    (05/2003)

    PARA ASIGNAR UN NUMERO DE ELEMENTOS DE DATOS QUE CONSTITUYEN UN SIMBOLO DE DATOS A UN CONJUNTO DE PORTADORAS USADAS PARA LA TRANSMISION EN APLICACIONES MULTIPORTADORAS, SE EJECUTAN SUCESIVAMENTE UNAS ETAPAS DE COMPLETA CAPACIDAD Y DE SINTONIZACION FINA DE CAPACIDAD. EN LA ETAPA DE LA CAPACIDAD COMPLETA, LA CAPACIDAD INDIVIDUAL O LA CANTIDAD MAXIMA DE ELEMENTOS DE DATOS QUE PUEDEN SER ASIGNADOS A UNA PORTADORA, SE DETERMINA PARA CADA PORTADORA QUE FORMA PARTE DEL CONJUNTO DE PORTADORAS. ESTA CANTIDAD MAXIMA DE ELEMENTOS DE DATOS,...

  4. 4.-

    CIRCUITO SINCRONIZADOR.

    (04/2003)
    Inventor/es: SEVENHANS, JOANNES MATHILDA JOSEPHUS, NAERT, HANS ANDRE MARIA. Clasificación: H04L7/033.

    SE PRESENTA UN CIRCUITO SINCRONIZADOR (SC) QUE RECUPERA DE LOS DATOS DE ENTRADA (ID) APLICADOS AL MISMO UNA SEÑAL DE SINCRONIZACION DE DATOS (DC) SINCRONICA CON EL MISMO EN FASE Y EN FRECUENCIA. EL CIRCUITO (SC) CONSTA DE UNA LINEA DE RETARDO SINTONIZADA (TDL) QUE GENERA UNA PLURALIDAD DE SEÑALES DE SINCRONIZACION MUTUAMENTE RETARDADAS (DCS), UN CIRCUITO DE ENGANCHE (LC) QUE MUESTREA ESTAS SEÑALES DE SINCRONIZACION LOCALES RETARDADAS EN LAS TRANSICIONES DE NIVEL DE LOS DATOS DE ENTRADA SUMINISTRANDO DE ESTA FORMA VERSIONES MUESTREADAS (LCSV) DE LOS MISMOS ASI COMO UN COMPARADOR (C1) QUE COMPARA LAS SEÑALES DE SINCRONIZACION LOCALES, RETARDADAS CON RESPECTO A LAS DE LAS VERSIONES MUESTREADAS. PUEDE VERIFICARSE QUE CON DICHO CIRCUITO LAS TRANSICIONES DE NIVEL DE LAS SEÑALES DE SINCRONIZACION DE DATOS APROPIADAS (DC) SE GENERAN EN LAS SALIDAS DEL COMPARADOR (C1) CUANDO ESTE ULTIMO EXCITA SU SALIDA SOLAMENTE SI SE MANTIENE UN NUMERO SUFICIENTE DE COMPARACIONES.

  5. 5.-

    ESTRUCTURA AMPLIFICADORA DE BAJO RUIDO.

    (12/2002)

    SE TRATA DE UN AMPLIFICADOR DE BAJO RUIDO BASADO EN UN AMPLIFICADOR DIFERENCIAL DE DIFERENCIAS (DDA1) QUE CUENTA CON UNA SALIDA DIFERENCIAL (OUTP, OUTN) Y DOS PARES DIFERENCIALES DE TERMINALES DE ENTRADA (N1, P1; N2, P2). LA SEÑAL DE ENTRADA (V SUB,IN}) SE APLICA A TERMINALES (N2, P1) QUE PERTENECEN A PARES DIFERENCIALES DISTINTOS. DE ESTA FORMA, NINGUNO DE LOS PARES DIFERENCIALES RECIBE UNA SEÑAL DE ENTRADA ELEVADA Y, POR ELLO, NINGUNO DE ELLOS PROVOCA UNA DISTORSION ARMONICA INACEPTABLE. DE ESTA FORMA, EL RANGO DINAMICO DE ENTRADA ES ELEVADO. LA GANANCIA DE LA ESTRUCTURA VIENE DETERMINADO POR UN CIRCUITO RESISTENTE (R2A, R2A'; R2B, R2B') ACOPLADO CON LOS RESTANTES TERMINALES (N1, P2)...

  6. 6.-

    METODO PARA INTERCALAR CUADROS DE DATOS, DISPOSITIVO DE CORRECCION CRONOLOGICA DE ERROR Y MODULADOR QUE INCLUYE TAL DISPOSITIVO.

    (12/2002)
    Inventor/es: SPRUYT, PAUL MARIE PIERRE. Clasificación: H04L27/34, H04L5/06, H03M13/27.

    CADA TRAMA DE DATOS PARA SER INTERPOLADA SE DIVIDE EN UNA PLURALIDAD DE PALABRAS DE CODIGO QUE CONTIENEN UNA MISMA CANTIDAD DE 8 BITIOS DE DATOS. UN COMPLEMENTO DE SOBRECABECERA SE AÑADE A LAS PALABRAS DE CODIGO Y ADICIONALMENTE, LAS PALABRAS DE CODIGO COMPLEMENTARIAS SON APLICADAS A UN ALMACENAMIENTO INTERMEDIO INTERPOLADO (IB) PARA SER ESCRITOS EN UNA ESTRUCTURA COMPARTIDA DE MATRIZ DE LAS CELULAS DE MEMORIA INCLUIDAS EN EL ALMACENAMIENTO INTERMEDIO INTERPOLADO(IB). ESTA ESTRUCTURA DE MATRIZ COMPARTIDA ESTA LLENA COLUMNA POR COLUMNA DE MANERA QUE CADA PALABRA DE CODIGO OCUPA OTRA COLUMNA. LOS BITIOS DE DATOS SON LEIDOS FUERA DE LAS ESTRUCTURA DE MATRIZ COMPARTIDA FILA POR FILA COMO RESULTADO DEL CUAL LAS TRAMAS DE DATOS SE INTERPOLAN.

  7. 7.-

    DISPOSICION PARA AMPLIFICAR Y COMBINAR SEÑALES OPTICAS Y METODO PARA TRANSMISION CORRIENTE ARRIBA REALIZADA CON ELLA.

    (05/2002)

    EL MONTAJE SEPARADOR AMPLIFICADOR OPTICO ES USADO EN UNA RED OPTICA SIMILAR A UN ARBOL (APON) QUE CONSISTE EN CONEXION EN CASCADA DE RAMAS DEDICADAS, DEL MONTAJE Y DE UNA RAMA COMUN. EL MONTAJE SE ACOPLA ENTRE UNA PLURALIDAD DE USUARIOS DE LA RED OPTICA Y UN TERMINADOR DE LINEA OPTICA, VIA LAS RAMAS DEDICADAS Y LA RAMA COMUN RESPECTIVAMENTE. LA RED PERMITE LA TRANSMISION HACIA ARRIBA DE LAS SEÑALES DE INFORMACION DESDE LOS USUARIOS DE LA RED OPTICA AL TERMINADOR DE LINEA OPTICO. EL MONTAJE SEPARADOR AMPLIFICADOR OPTICO INLCUYE PARA CADA RAMA DE LAS RAMAS DEDICADAS: -UN AMPLIFICADOR OPTICO PARA AMPLIFICAR UNA SEÑAL DE INFOMRACION CON UN VALOR DE GANANCIA Y PARA DE ESA FORMA GENERAR UNA SEÑAL DE INFORMACION AMPLIFICADA CON UN NIVEL DE ENERGIA...

  8. 8.-

    PROTOCOLO DE ACCESO.

    (02/2002)

    SE PRESENTA UN PROTOCOLO DE ACCESO PARA UNA RED DE COMUNICACIONES CON UNA ESTACION PRINCIPAL (CS) Y UNA PLURALIDAD DE ESTACIONES DE USUARIO (US1..USM) CON DISTINTAS DIRECCIONES BINARIAS DE N-BITS. EL PROTOCOLO INCLUYE LOS PASOS DE TRANSMITIR DESDE LA ESTACION PRINCIPAL (CS) A LAS ESTACIONES DE USUARIO (US1..USM) UNA SEÑAL DE INVITACION DE ENVIO, Y DESPUES DE LA RECEPCION DE LA MISMA POR LAS ESTACIONES DE USUARIO (US1..USM), COMENZANDO CON UN GRUPO DE ACCESO QUE INCLUYE TODAS LAS ESTACIONES DE USUARIO QUE DESEAN ACCEDER A DICHA ESTACION PRINCIPAL, Y PARA CADA UNO DE LOS N-BITS DE LAS DIRECCIONES BINARIAS SE REALIZAN LOS PASOS DE: - TRANSMITIR...

  9. 9.-

    DISPOSITIVO DE CONTROL.

    (02/2002)

    SE PROPONE UN DISPOSITIVO DE VIGILANCIA EN EL QUE UNA PLURALIDAD DE PROCESORES DE VIGILANCIA PARALELOS (PP1, PP2) ESTAN INCLUIDOS CADA UNO DE LOS CUALES IMPLEMENTA UN ALGORITMO DE REGISTRO VIRTUAL MODIFICADO Y ASI ES SUSCEPTIBLE DE DERIVAR UNA CELULA PARA LA QUE SE ACTIVA POR UN CIRCUITO DE PERMISION (EC) DE SEÑALES DE CONFORMIDAD (CS1, CS2). UN MODULO DE ARBITRIO (AM GENERA A PARTIR DE LAS ULTIMAS SEÑALES, UNA PLURALIDAD DE ESTAS PUEDE ESTAR PREVISTAS POR CELULA DE LA CORRIENTE ATM DE ENTRADA (IN), UNA SEÑAL DE RECHAZO (DS) QUE INDICA SI O NO TAL CELULA PUEDE INSERTARSE DENTRO DE UNA CORRIENTE DE SALIDA (OUT) POR UN CIRCUITO DE RECHAZO...

  10. 10.-

    METODO PARA MODIFICAR UN ARBOL MULTIDESTINO EN UNA RED DE CONMUTACION.

    (02/2002)

    EN UNA RED DE CONMUTACION CON UNA PLURALIDAD DE ENTRADAS Y SALIDAS Y UNA PLURALIDAD DE NUDOS DE CONMUTACION INTERCONECTADOS QUE TIENEN ENTRADAS Y SALIDAS CON RESPECTIVAS DIRECCIONES, SE DESCRIBE UN METODO DE MODIFICACION DE UN PRIMER JUEGO DE SALIDAS A LAS QUE SE ENCAMINA UNA CORRIENTE DE CELULAS DE UNA DE LAS ENTRADAS A UN SEGUNDO JUEGO DE SALIDAS A LAS QUE ESTA CORRIENTE DE CELULAS HA DE ENCAMINARSE, LAS DIRECCIONES DE LAS SALIDAS DE CADA NUDO DE CONMUTACION DEL CUAL LA CORRIENTE SALE SE ALMACENA EN UNA TABLA DE ENCAMINAMIENTO...

  11. 11.-

    METODO DE CONFORMAR UN FLUJO DE CELDAS QUE INCLUYEN CELDAS USUARIO Y CELDAS OAM.

    (01/2002)
    Inventor/es: PETIT, GUIDO HENRI MARGUERITE. Clasificación: H04L12/56, H04Q11/04.

    SE PROPONE UN METODO DE CONFIGURACION EN CUYAS CELDAS (U1-U7, O1O6) DE UN FLUJO DE CELDAS (CS1) ESTAN MUTUAMENTE RETARDADAS PARA OBTENER UN FLUJO DE CELDAS CONFIGURADAS (CS2). PARA ESTO SE USA UN RETARDO DE CONFIGURACION QUE DEPENDE DEL TIPO DE CELDAS QUE ESTAN RETARDADAS PARA CELDAS DE USUARIO CONSECUTIVAS (U1-U2, U2-U3, ...) PARA SER MUTUAMENTE RETARDADAS SOBRE EL INVERSO (TU) DE LA RELACION DE CELDAS MAXIMA NEGOCIADA PARA ESAS CELDAS DE USUARIO (U1-U7). LA SUPERIOR SE OBTIENE HACIENDO ESTE RETARDO DE CONFIGURACION IGUAL AL INVERSO SUPERIOR CUANDO CELDAS ADYACENTES SON CELDAS DE USUARIO (U1U2), HASTA UNA FRACCION (TU/3) DE ESTE INVERSO CUANDO LA SEGUNDA DE ESTAS CELDAS ADYACENTES ES UNA OPERACION Y MANTENIMIENTO O CELDA OAM (O1_O7) Y PARA DIFERENCIA ENTRE EL INVERSO SUPERIOR Y EL NUMERO DE CELDAS OAM CONSECUTIVAS ENTRE LAS DOS CELDAS DE USUARIO (U5-U6) CONTANDO LA FRACCION SUPERIOR SI LA PRIMERA DE DICHAS CELDAS ADYACENTES ES UNA CELDA OAM (O3) MIENTRAS LA SEGUNDA ES UNA CELDA DE USUARIO (U6).

  12. 12.-

    INTEGRADOR GM-C SINTONIZABLE LINEAL.

    (01/2002)
    Inventor/es: CHANG, ZHONG YUAN, HASPESLAGH, DIDIER RENE. Clasificación: H03J3/16, H03H11/04.

    SE PRESENTA UN INTEGRADOR GM-C SINTONIZABLE, LINEAL QUE INCLUYE UNA ETAPA DE ENTRADA DIFERENCIAL "SUPER GM" (O1, ML1/O2, ML2) Y QUE UTILIZA RESISTORES DE DEGENERACION LINEAL Y CONSTANTE (R1/R2) PARA OBTENER LA TENSION DE ENTRADA LINEAL OPTIMA PARA LA CONVERSION DE CORRIENTE DE SALIDA. EL INTEGRADOR ESTA PROVISTO DE TRES TRANSISTORES CMOS DE SINTONIZACION (MU1, MU2, MU3) QUE CONTROLAN LAS CORRIENTES DE INTEGRACION QUE FLUYEN ENTRE LAS ETAPAS DE ENTRADA Y DESDE LAS ETAPAS DE ENTRADA HACIA LAS SALIDAS (OP/ON). MEDIANTE UN CONTROL ADECUADO DE LOS TRANSISTORES DE SINTONIZACION Y RECONOCIENDO EL HECHO DE QUE LA OSCILACION DE LA TENSION A TRAVES DE LOS ULTIMOS ES PEQUEÑA, ES POSIBLE OBTENER UNA CARACTERISTICA DE TRANSCONDUCTANCIA PERFECTAMENTE LINEAL (GM) SOBRE LA BANDA DE OPERACION COMPLETA DEL INTEGRADOR.

  13. 13.-

    METODO, MODULOS DE INTERFAZ Y RED TELEFONICA PARA MULTIPLEXAR Y DEMULTIPLEXAR UNA SEÑAL ANALOGICA MTS (SERVICIO TELEFONICO DE MENSAJES) Y UNA CADENA DE DATOS ADSL (LINEA DE DIGITAL DE ABONADO ASIMETRICA).

    (09/2001)

    UNA SEÑAL (TS) ANALOGICA MTS (SERVICIO TELEFONICO DE MENSAJES) Y UNA CORRIENTE DE DATOS (AD) ADSL (LINEA DE ABONADO DIGITAL, ASIMETRICA) SE MULTIPLEXAN PARA SER TRASMITIDAS SIMULTANEAMENTE SOBRE UNA LINEA DE TRASMISION DE PAR TRENZADO (TL). EN UN PRIMER PASO, LA SEÑAL (TS) ANALOGICA MTS (SERVICIO TELEFONICO DE MENSAJES) SE TRANSFORMA A UNA FORMA DIGITAL (DS, TSC). LA SEÑAL (DS, TSC) DIGITAL MTS (SERVICIO TELEFONICO DE MENSAJES) EN UN SEGUNDO PASO SE EMBEBE EN LA CORRIENTE DE DATOS (AD) ADSL (LINEA DE ABONADO DIGITAL, ASIMETRICA). EN EL LADO DEL...

  14. 14.-

    METODO Y APARATO PARA DAR FORMA Y MULTIPLEXAR TRAFICO A RAFAGAS.

    (05/2001)

    UN MONTAJE QEU MULTIPLEXA TRAFICO ESTALLANTE (A) INCLUYE UNA UNIDAD DE MULTIPLEXACION (MUX) PARA MULTIPLEXAR UNA PLURALIDAD DE FLUJOS DE ENTRADA ESTALLANTES (IF1, ...,IFI,...,IFN) DENTOR DE UN FLUJO DE SALIDA. CONGESTION DEBIDO A INSUFICIENTE CAPACIDAD DE RENDIMIENTO TOTAL DE LA UNIDAD DE MULTIPLEXACION (MUX) ESTA PERMITIDA POR INCORPORAR UN DISPOSITIVO DE RECORTE DE ENTRADA (ISDN) PARA CADA ENTRADA (MII) DE LA UNIDAD DE MULTIPLEXACION (MUX). ELEMENTOS DE DATOS QUE CONSTITUYEN UN FLUJO DE ENTRADA (IF1) SE ALMACENA EN UNA MEMORIA DE ENTRADA (IB1) LA CUAL FORMA PARTE DEL CORRESPONDIENTE DISPOSITIVO...

  15. 15.-

    METODO PARA DETECTAR CANCELACIONES EN UN SISTEMA DE TRANSMISION DE DATOS MULTIPORTADORA.

    (04/2001)
    Inventor/es: SPRUYT, PAUL. Clasificación: H04L1/00, H04L5/06, H04L1/20, H04L27/38.

    SE DESCRIBE UN METODO PARA DETECTAR BORRADOS EN UNA CORRIENTE DE SERIES DE VALORES DE SEÑALES DIGITALES RECIBIDOS EN UN RECEPTOR LATERAL DESPUES DE LA TRANSMISION DESDE UNA TRANSMISION LATERAL. SUBSERIES DE ESTAS SERIES ESTAN MODULADAS EN DISTINTAS SEÑALES PORTADORAS, CADA SEÑAL PORTADORA MODULADA TRANSMITIDA Y RECIBIDA SE CORRESPONDE CON UN NUMERO PREDETERMINADO DE UNA SUBSERIE DE PUNTOS RELACIONADOS COMO PUNTOS RECEPTORES REPRESENTADOS EN UN MAPA RESPECTIVAMENTE. EL METODO INCLUYE LOS SIGUIENTES PASOS: - SELECCION PARA CADA PUNTO DE RECEPCION DE LA SUBSERIE MAS CERCANA DE PUNTOS RELACIONADOS; - CALCULO DE LA DISTANCIA ENTRE EL PUNTO DE RECEPCION Y EL SUBSISTEMA MAS CERCANO DE PUNTOS RELACIONADO Y MULTIPLICAR ESTA DISTANCIA POR EL FACTOR DE PESO DEPENDIENTE EN EL MAPA; - SUMAR LAS DISTANCIAS PESADAS PARA TODOS LAS SUBSERIES DE UNA SERIE; Y - MARCAR LA SERIE POSTERIOR COMO UN BORRADO CUANDO LOS RESULTADOS OBTENIDOS EXCEDAN DE UNA CANTIDAD PREDETERMINADA.

  16. 16.-

    CIRCUITO DE INTERFAZ DE CONTROL DE CORRIENTE.

    (12/2000)
    Inventor/es: MAGINELLE, WIM. Clasificación: G06F13/40, H02H9/00, G05F1/46.

    LA INVENCION SE REFIERE A UN CIRCUITO DE INTERCONEXION DE CONTROL DE CORRIENTE QUE SE INTERCONEXIONA ENTRE UNA FUENTE DE SUMINISTRO DE ENERGIA Y UNA IMPEDANCIA DE CARGA (ZL). EL CIRCUITO DE INTERCONEXION DE CONTROL DE CORRIENTE INCLUYE UN DISPOSITIVO DE IMPEDANCIA VARIABLE (VIL) QUE CONTROLA LA CORRIENTE SUMINISTRADA POR LA FUENTE DE SUMINISTRO DE ENERGIA A LA IMPEDANCIA DE CARGA. EL VALOR DE LA RESISTENCIA DEL DISPOSITIVO DE IMPEDANCIA VARIABLE SE CONTROLA POR MEDIO DE LA CARGA DE UNA CAPACITANCIA (C) CONECTADA A UN TERMINAL DE CONTROL DEL DISPOSITIVO DE IMPEDANCIA VARIABLE. DE ACUERDO CON LA INVENCION, LA CAPACITANCIA (C) ES DESCARGADA POR MEDIO DE UNA IMPEDANCIA DE DESCARGA CONTROLABLE (VIC) DESPUES DE LA DETECCION POR EL CIRCUITO DE DETECCION DE VOLTAJE (VDC) DE UNA CAIDA DE TENSION DE LA FUENTE DE SUMINISTRO DE ENERGIA. DE ESTA FORMA, EL CIRCUITO DE INTERCONEXION PUEDE CONTROLAR TODAVIA LA CORRIENTE DE CARGA CUANDO LA TENSION DE LA FUENTE DE SUMINISTRO DE ENERGIA ESTE SUBSECUENTEMENTE RESTAURADA.

  17. 17.-

    METODO DE RESECUENCIACION Y DISPOSITIVO DE RESECUENCIACION QUE REALIZA TAL METODO.

    (10/2000)

    EL DISPOSITIVO DE RESECUENCIACION RESECUENCIA LOS PAQUETES DE INFORMACION DE UNA CORRIENTE DE INFORMACION TRASMITIDA DESDE UNA ESTACION TRASMISORA (IWU1) A UNA ESTACION RECEPTORA (IWU2) SOBRE UNA RED (SMDS). ESTA CORRIENTE DE INFORMACION INCLUYE UNOS PRIMEROS PAQUETES QUE PUEDEN RECIBIRSE EN LA ESTACION RECEPTORA FUERA DE SECUENCIA CON RESPECTO A LOS MISMOS PAQUETES ENTRE SI O CON RESPECTO A SEGUNDOS PAQUETES QUE SON SIEMPRE RECIBIDOS EN SECUENCIA. LA RED ES POR EJEMPLO UNA RED DE SERVICIOS DE DATOS DE MEGABIT CONMUTADA EN LA QUE LOS PRIMEROS PAQUETES TIENEN...

  18. 18.-

    DISPOSITIVO DE CONVERSION ANALOGICO/DIGITAL PARA SEÑALES DIFERENCIALES DE BAJA AMPLITUD Y BAJA FRECUENCIA.

    (08/2000)

    UN DISPOSITIVO DE CONVERSION DE ANALOGICO A DIGITAL (ADD) ADAPTADO PARA CONVERTIR UNA SEÑAL DE ENTRADA DIFERENCIAL QUE TIENE UNA AMPLITUD MUY BAJA Y UNA FRECUENCIA BAJA EN UNA PALABRA DIGITAL. EL DISPOSITIVO INCLUYE LA CONEXION EN CASCADA DE UN MODULADOR (CHP), UN AMPLIFICADOR DIFERENCIAL (AMP), UN DEMODULADOR (DCH) Y UN CONVERTIDOR DE ANALOGICO A DIGITAL (ADC). EL AMPLIFICADOR DIFERENCIAL INCLUYE AL MENOS UNA ETAPA (AS) DISPUESTA COMO UN FILTRO/AMPLIFICADOR DE PASO ALTO POR LO QUE EL DISPOSITIVO NO REQUIERE NINGUN FILTRO ANTI-PSEUDONIMO U OTRO FILTRO PARA SEÑALES NO DESEADAS ELIMINADAS COMO SEÑALES DE DESVIACION DE CC. ADEMAS, EL MODULADOR Y EL DEMODULADOR FUNCIONAN EN UNA FRECUENCIA DE RELOJ QUE ES IGUAL O...

  19. 19.-

    CIRCUITO DE CONVERSION DE NIVEL

    (07/1997)

    SE DESCUBRE UN CIRCUITO DE CONVERSION DE NIVEL QUE CONVIERTE UNA SEÑAL DE ENTRADA DIGITAL QUE VARIA ENTRE UNOS NIVELES DE VOLTAJE PRIMERO (VSS) Y SEGUNDO (VDD1) EN UNA SEÑAL DE SALIDA DIGITAL QUE VARIA ENTRE EL PRIMER NIVEL DE VOLTAJE (VSS) Y UN TERCER NIVEL DE VOLTAJE (VDD2). INCLUYE, ENTRE LOS POLOS PRIMERO (VDD2) Y SEGUNDO (VSS) DE UNA FUENTE DE CORRIENTE CONTINUA, LA SERIE DE CONEXIONES DE UNA IMPEDANCIA DE CARGA (P2/P3/N3) Y LAS VIAS PRINCIPALES DE UN PRIMER TRANSISTOR (N2) Y DE UN SEGUNDO TRANSISTOR (N1) HACIA EL ELECTRODO DE CONTROL DEL QUE SE APLICA LA SEÑAL DE ENTRADA. EL PRIMER TRANSISTOR Y EL SEGUNDO SON DE...

  20. 20.-

    CIRCUITO DE SINCRONIZACION.

    (06/1997)
    Inventor/es: VAN DE POL, DANIEL FRANS JOZEFINA, CLOETENS, LEON, AMPE, PATRICK. Clasificación: H04L7/033.

    UN CIRCUITO DE SINCRONIZACION PARA SINCRONIZAR UNA SEÑAL DE ENTRADA DIGITAL (DIN) CON UNA SEÑAL DE RELOJ (CK1) INCLUYE UN CIRCUITO DE DETECCION (DC) QUE COMPRUEBA SI UNA MUESTRA PRESENTE (SA) DE UNA SEÑAL DE RELOJ (CK3) QUE SE ESTA SINCRONIZANDO CON LA SEÑAL DE ENTRADA DIGITAL, ES IGUAL A LA MUESTRA ANTERIOR (SB), AMBAS MUESTRAS SE HAN TOMADO A UN INTERVALO IGUAL AL PERIODO (T) DE LA SEÑAL DE RELOJ SINCRONIZADA CON LA SEÑAL DE SALIDA. CUANDO LAS MUESTRAS DIFIEREN, EL CIRCUITO DE DETECCION GENERA UNA SEÑAL DE AJUSTE DE FASE (CLR), QUE ACTIVA UN CIRCUITO DE AJUSTE DE FASE (PAC) PARA ASEGURAR UNA VUELTA AL SINCRONISMO DESFASANDO LA SEÑAL (ES) QUE CONTROLA EL MUESTREO DE LA SEÑAL DE ENTRADA DIGITAL.

  21. 21.-

    DISPOSITIVO CODIFICADOR.

    (06/1997)
    Inventor/es: VERBIEST, WILLEM JULES ANTOINE, VOETEN, BART FRANS. Clasificación: H04L12/56, H04N7/30.

    SE PRESENTA UN DISPOSITIVO CODIFICADOR QUE INCLUYE LA CONEXION EN CASCADA DE UNA FUENTE DE DATOS (VSS), UN CIRCUITO CODIFICADOR (ENC) Y UN CIRCUITO DE MEMORIA INTERMEDIA (BUFC) QUE ES PARTE DE UN CIRCUITO PROTEGIDO PARA USO DE LA POLICIA (PPC) ADAPTADO PARA REDUCIR LA VELOCIDAD DE LA SALIDA DE LOS DATOS DE DICHO CIRCUITO DE MEMORIA INTERMEDIA CUANDO DICHA VELOCIDAD DE SALIDA NO SATISFAGA UNA FUNCION DE DISTRIBUCION DE PROBABILIDAD DETERMINADA (CCP/CR) DE DICHA VELOCIDAD DE SALIDA. EL PPC AL FINAL DE CADA INTERVALO DE MEDIDA MIDE ESTA VELOCIDAD DE SALIDA DE LOS DATOS, DETERMINA EL INTERVALO (BRI) AL QUE PERTENECE LA VELOCIDAD DE SALIDA MEDIDA Y GENERA UNA SEÑAL DE ALARMA (AL). MEDIANTE UN DISPOSITIVO DE FILTRADO RETICULAR (AG, GC) LA SEÑAL DE ALARMA CONTROLA LA CONEXION A UNA SEÑAL DE SINCRONISMO (CL0/3) CON UNA VELOCIDAD DE SALIDA REDUCIDA HACIA LA ENTRADA DE LECTURA (RO) DEL CIRCUITO DE MEMORIA INTERMEDIA (BUFC) CUANDO SE HAYA REDUCIDO LA VELOCIDAD EN EL INTERVALO MEDIDO.

  22. 22.-

    MODULADOR SIGMA-DELTA DIGITAL.

    (05/1997)
    Inventor/es: HASPESLAGH, DIDIER RENE, MOERMAN, ERIK. Clasificación: H03M7/32, G06F7/50.

    UN MODULADOR SIGMA-DELTA DIGITAL DE SEGUNDO ORDEN EN EL QUE SE UTILIZA UN SOLO SUMADOR (AD) PARALELO MULTIBIT EN MULTIPLEX DE DIVISION DE TIEMPO CON UN CIRCUITO DE RETARDO DE INTEGRACION (DL3) ENTRE LA SALIDA DEL SUMADOR Y EL CUANTIFICADOR DE SALIDA (TD), ACOPLANDOSE TAMBIEN EL CIRCUITO DE RETARDO DE INTEGRACION A UNA ENTRADA DEL SUMADOR A TRAVES DE UN CONMUTADOR DEL MULTIPLEXOR BIDIRECCIONAL (SW1) Y A LA OTRA ENTRADA DEL SUMADOR VIA UN CIRCUITO DE RETARDO ADICIONAL (DL4). EN UNA POSICION DEL CONMUTADOR, SE AÑADE UN PATRON DE ENTRADA A LA SALIDA DEL CIRCUITO DE RETARDO ADICIONAL Y EN LA OTRA, SE INCORPORAN SALIDAS DESDE AMBOS CIRCUITOS DE RETARDO. PARA JUSTIFICAR LA AUSENCIA DE LOS SUSTRACTORES ALIMENTADOS DESDE EL CUANTIFICADOR, SE PASAN ALGUNOS BITS EMITIDOS POR EL CIRCUITO DE RETARDO DE INTEGRACION DE FORMA INVERTIDA, TANTO AL CIRCUITO DE RETARDO ADICIONAL (INV3) COMO, DESDE LA SALIDA INVERTIDA (INV1) DEL CUANTIFICADOR FINALMENTE A TRAVES DE UN TERCER CIRCUITO DE RETARDO (DL5), AL CONMUTADOR.

  23. 23.-

    CIRCUITO GENERADOR DE VOLTAJE DE REFERENCIA

    (04/1997)

    UN CIRCUITO GENERADOR DE VOLTAJE DE REFERENCIA SE ALIMENTA DE UNA FUENTE DE ALIMENTACION DE TENSION (VSS) QUE PROPORCIONA A TRAVES DE UN PRIMER Y SEGUNDO POLOS (VS1, TIERRA) UNA TENSION DE ALIMENTACION (VS1) QUE AUMENTA EN UN VALOR SUSTANCIALMENTE CONSTANTE (VS1S). INCLUYE ENTRE LOS POLOS (VS1, TIERRA): LA CONEXION EN SERIE DE UNA PRIMERA RESISTENCIA (R1) Y DE UNA SEGUNDA RESISTENCIA (R2) DERIVADAS POR UNA CAPACITANCIA (C) A TRAVES DE LA QUE SE GENERA EL VOLTAJE DE REFERENCIA (VR1); Y LA CONEXION EN SERIE DE UNA TERCERA RESISTENCIA...

  24. 24.-

    CIRCUITO GENERADOR DE CORRIENTE

    (01/1997)
    Inventor/es: OP DE BEECK, EDMOND CELINA JOZEF, VENHUIZEN, REYER. Clasificación: G05F3/26, G05F3/28.

    EL CIRCUITO GENERADOR DE CORRIENTE ES INDEPENDIENTE DE LAS VARIACIONES DE TEMPERATURA Y DE LAS FLUCTUACIONES DE SUMINISTRO DE ENERGIA. INCLUYE LA CONEXION EN SERIE DE UNA FUENTE MCR PRINCIPAL DE CORRIENTE, QUE GENERA UNA CORRIENTE DE REFERENCIA IREF PARA GENERAR VREF Y, CONSECUENTEMENTE, SE NECESITA UNA FUENTE AUXILIAR DE CORRIENTE ACS PARA ACTIVAR EL CIRCUITO GENERADOR DE CORRIENTE. ACS INCLUYE UNA FUENTE DE CORRIENTE CS Y UNA FASE DE REGULACION RS PARA DESACTIVAR CS DESPUES DE LA ACTIVACION. RS INCLUYE UNA DERIVACION M2R2 DONDE UNA CORRIENTE IGUAL A IREF FLUYE Y DESACTIVA CS, SEGUN EL VALOR DE IREF. CM REALIZA LA DISTRIBUCION DE IREF SOBRE UN CIRCUITO INTEGRADO (NO REPRESENTADO) Y A VRS.

  25. 25.-

    DISPOSITIVO DECODIFICADOR.

    (12/1996)

    SE PRESENTA UN DISPOSITIVO DECODIFICADOR (VD) QUE SE USA PARA LA DECODIFICACION REMOTA DE MENSAJES DIGITALES DE ACUERDO CON EL ALGORITMO DE DECODIFICACION CONVOLUCIONAL DE VITERBI. ESTE DECODIFICADOR VITERBI (VD) ESTA INTEGRADO EN UNA PARTE DE UN CHIP ELECTRONICO SIMPLE QUE SE INCLUYE EN UN RECEPTOR DE UNA ESTACION MOVIL TRANSPORTABLE POR UNA PERSONA DE UN SISTEMA DE RADIO CELULAR DIGITAL. EL DECODIFICADOR (VD) INCLUYE UN PRIMER MODULO (VITALFA) PARA CALCULAR LAS PROBABILIDADES DE TRANSICION PARA LAS TRANSICIONES DE ESTADO POSIBLES ENTRE DOS ESTADOS SUCESIVOS DEL DECODIFICADOR, Y UN SEGUNDO...

  26. 26.-

    DISPOSICION DE UN AMPLIFICADOR DIFERENCIAL.

    (08/1996)

    UN AMPLIFICADOR DE TRANSCONDUCTANCIA OPERACIONAL (OTA) QUE INCLUYE UN AMPLIFICADOR DIFERENCIAL (M1/3) CON UN PAR DIFERENCIAL (M1/2) CONECTADO (VS) A UNA FUENTE DE CORRIENTE COMUN (M3) Y UN CIRCUITO DE CONTROL (A, R1/2, M8/11) PARA OBTENER UNA TENSION DE ENTRADA LINEAL FRENTE A UNA CARACTERISTICA DE CORRIENTE DE SALIDA A BASE DE MANTENER LA TRANSCONDUCTANCIA (GM) INDEPENDIENTE DEL DIFERENCIAL (VG2-VG1) Y DE LAS TENSIONES DE ENTRADA DE MODO COMUN (VG2 + VG1). EL CIRCUITO DE CONTROL INCLUYE UN CIRCUITO DE REALIMENTACION NEGATIVO CON UN COMPARADOR O AMPLIFICADOR OPERACIONAL (A) CUYAS ENTRADAS ESTAN CONECTADAS AL PUNTO DE CONEXION ANTEDICHO...

  27. 27.-

    ASIGNACION DE ANCHO DE BANDA PARA CONEXIONES VIRTUALES PERMANENTES.

    (06/1996)
    Inventor/es: VAN LANDEGEM, THIERRY LIONEL MARIE FLORENT. Clasificación: H04L12/56.

    ESTE SISTEMA (ATMS) CONSTA DE UNA MULTITUD DE NODOS INTERCONECTADOS (NN1/NN4) A LOS QUE SE CONECTAN LAS UNIDADES SERVIDORAS (CLSD1/CLS3) Y LOS USUARIOS (CLTE1/CLTE5, MAN1/2). LAS CONEXIONES VIRTUALES PERMANENTES ESTABLECIDAS ENTRE LAS UNIDADES SERVIDORAS CONSTITUYEN UNA RED VIRTUAL CUBIERTA SOBRE LA CUAL LOS USUARIOS SE PUEDEN COMUNICAR UNOS CON OTROS SIN CONEXIONES. EL ANCHO DE BANDA RESERVADO PARA LAS COMUNICACIONES EN LA CONEXION VIRTUAL PERMANENTE SE ADAPTA DINAMICAMENTE DE ACUERDO CON EL RESULTADO DE UNA COMPARACION ENTRE EL ANCHO DE BANDA RESERVADO, SEGUN SE ALMACENA POR MEDIO DE CONTADORES (CO1/CO4), Y EL ANCHO DE BANDA USADO, SEGUN MEDICION DE LOS MODULOS MEDIDORES (MC1/MC3).

  28. 28.-

    METODO PARA LA MODIFICACION DE UN SISTEMA DE PROCESADO DE FALSA TOLERANCIA.

    (01/1996)

    UN METODO PARA MODIFICAR EL SISTEMA DE PROCESO DE FALSA TOLERANCIA (FTS), INCLUYENDO DOS JUEGOS GEMELOS DE PROCESADORES (PA1/PA2; PB1/PB2) OPERANDO EN MICROSINCRONIZACION EN UN PROCESO DE FRECUENCIA PRIMARIA O BAJA (FL) Y CONECTADA A SU RESPECTIVO SISTEMA CONDUCTOR (BA; BB) OPERANDO EN UNA FRECUENCIA DE DISTRIBUCION (FB), MENOR QUE EL PROCESO DE FRECUENCIA PRINCIPAL (FL). EL METODO CONSISTE EN: SELECCION DE SISTEMAS DE CONDUCCION (BA), ASOCIADO A UNO O DOS JUEGOS DE PROCESADORES DE CONDUCCION "LENTA" (PA1/PA2); SUSTITUCION DEL OTRO JUEGO DE PROCESADORES "LENTO" (PB1/PB2) POR UN JUEGO DE PROCESADORES "RAPIDO" (PB1'/PB2'); SINCRONIZADO...