Memoria configurada para proporcionar acceso simultáneo de lectura / escritura a múltiples bancos.

Un procedimiento, que comprende:

proporcionar una memoria de múltiples bancos,

con al menos bancos de memoria primero y segundo;

proporcionar al menos controladores locales primero y segundo adaptados para controlar operaciones de lectura y de escritura en al menos dichos bancos de memoria primero y segundo;

proporcionar un controlador global en comunicación con al menos dichos controladores locales primero y segundo;

proporcionar al controlador global una primera instrucción que comprende una primera dirección de memoria y una primera operación a realizar en la primera dirección de memoria;

proporcionar al controlador global una segunda instrucción que comprende una segunda dirección de memoria y una segunda operación a realizar en la segunda dirección de memoria;

instruir, usando el controlador global, al primer controlador local para realizar la primera operación en la primera dirección de memoria e instruir al segundo controlador local para realizar la segunda operación en la segunda dirección de memoria; y

controlar, usando un temporizador en el controlador global, un intervalo en el que el controlador global envía las instrucciones primera y segunda a los controladores locales primero y segundo.

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2012/065658.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121 ESTADOS UNIDOS DE AMERICA.

Inventor/es: PARK,DONGKYU, TERZIOGLU,ESIN.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • G06F13/16 FISICA.G06 CALCULO; CONTEO.G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de procesamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › para el acceso al bus de memoria (G06F 13/28 tiene prioridad).

PDF original: ES-2575095_T3.pdf

 

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