Técnicas de ahorro de energía para sistemas de memoria.
Un procesador central (402), que comprende:
una interfaz de capa física,
PHY, configurada para acoplarse a una pluralidad de carriles de datos de un bus de memoria;
un registro de lectura (434); y
un controlador de memoria acoplado a la interfaz PHY, el controlador de memoria que comprende un circuito lógico de comprobación de patrón de datos (430), donde el controlador de memoria está configurado para:
usar el circuito lógico de comprobación de patrón de datos para determinar si existen patrones de datos repetibles en datos que se escribirán en un elemento de memoria a través del bus de memoria; y
consolidar los datos en menos carriles y enviar los datos solamente a través de determinados carriles de la pluralidad de carriles de datos del bus de memoria usando un comando de escritura modificado por un comando de selección de dirección de columna, CAS;
recibir datos a través de la interfaz PHY desde el elemento de memoria; y
hacer que los datos dentro del registro de lectura se dupliquen según la información recibida del elemento de memoria
Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2017/020582.
Solicitante: QUALCOMM INCORPORATED.
Nacionalidad solicitante: Estados Unidos de América.
Dirección: International IP Administration, 5775 Morehouse Drive San Diego, CA 92121-1714 ESTADOS UNIDOS DE AMERICA.
Inventor/es: SUH,JUNGWON, CHUN,DEXTER TAMIO, LO,MICHAEL HAWJING.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G06F1/32 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 1/00 Detalles no cubiertos en los grupos G06F 3/00 - G06F 13/00 y G06F 21/00 (arquitecturas de computadores con programas almacenados de propósito general G06F 15/76). › Medios destinados a economizar energía.
- G06F13/16 G06F […] › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de procesamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › para el acceso al bus de memoria (G06F 13/28 tiene prioridad).
PDF original: ES-2804604_T3.pdf
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