Esquema de interfaz de DDR de un único canal y de doble canal híbrida mediante intercalado de las señales de dirección/control durante el funcionamiento de doble canal.
Una estructura de memoria, que comprende:
un controlador de memoria (220;
310) configurado para recibir una señal de reloj y para ser acoplado a una pluralidad de módulos de memoria (320; 330) a través de buses de datos independientes;
en el que el controlador de memoria está configurado para ser acoplado a cada módulo de memoria de la pluralidad de módulos de memoria a través de un bus de dirección y control común (360);
en el que el controlador de memoria (220; 310) está configurado para enviar una señal de selección de chip independiente a cada módulo de memoria de la pluralidad de módulos de memoria (320; 330) para intercambiar funcionamientos entre la pluralidad de módulos de memoria, en el que la activación de una selección de chip permite el funcionamiento del módulo de memoria al que se envía la selección de chip;
en el que el controlador de memoria (220; 310) está configurado además para emitir un primer comando (510) a un primero de la pluralidad de módulos de memoria (320; 330) a través del bus de dirección y control común y para emitir un segundo comando (540 ) a un segundo de la pluralidad de módulos de memoria (320; 330) a través del bus de dirección y control común (360) durante un período de tiempo posterior a la emisión del primer comando (510), caracterizado por que el controlador de memoria (220; 310) está configurado para hacer funcionar la estructura de memoria en un modo de doble canal enviando una señal de habilitación de reloj independiente y una señal de selección de chip independiente a cada uno de la pluralidad de módulos de memoria y hacer funcionar la estructura de memoria en un modo de un único canal enviando la misma señal de habilitación de reloj y la misma señal de selección de chip a cada uno de la pluralidad de módulos de memoria.
Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2010/046858.
Solicitante: QUALCOMM INCORPORATED.
Nacionalidad solicitante: Estados Unidos de América.
Dirección: Attn: International IP Administration 5775 Morehouse Drive San Diego, CA 92121 ESTADOS UNIDOS DE AMERICA.
Inventor/es: SANKURATRI,RAGHU, DROP,MICHAEL, MAO,JIAN.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- G06F13/16 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de procesamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16). › para el acceso al bus de memoria (G06F 13/28 tiene prioridad).
PDF original: ES-2682602_T3.pdf
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