Verificación del funcionamiento correcto de memorias

Subir.

CIP: G11C29/00, Verificación del funcionamiento correcto de memorias

Inventos patentados en esta categoría

  1. 1.-

    Un método para gestionar datos en un sistema de memoria con una matriz de memoria no volátil queincluye múltiples bloques, un bloque representando la unidad de borrado mínima, comprendiendo: recibir una orden de lectura a partir de un host, identificar una pluralidad de sectores en un primer bloquepara leer dentro de un límite temporal predeterminado menor al tiempo requerido para copiar un bloque dela matriz de memoria; leer la pluralidad de sectores a partir de un primer bloque y determinar si los sectores de la pluralidaddeben corregirse y reemplazarse; si un sector individual debe ser corregido y reemplazado,...

  2. 2.-

    LA INVENCION ESTA RELACIONADA CON UN DISPOSITIVO DE CIRCUITO CON UN NUMERO PREDETERMINADO DE LINEAS EN GRUPO (WLO, ..., WLM, BLO, ..., BLM) CONFIGURADAS PARALELA Y REGULARMENTE EN UN SUBSTRATO SEMICONDUCTOR , EN LAS QUE SE CONECTAN UN GRAN NUMERO DE CIRCUITOS ELEMENTALES ELECTRONICOS CONFIGURADOS EN EL SUBSTRATO SEMICONDUCTOR Y, FUNDAMENTALMENTE, DEL MISMO TIPO, ESTANDO PREVISTO UN CIRCUITO DE PRUEBA PARA LA COMPROBACION DEL FUNCIONAMIENTO ELECTRONICO DE LOS CIRCUITOS ELEMENTALES Y/O DE LAS LINEAS EN GRUPO (WLO, ..., WLM, BLO, ..., BLM) QUE TAMBIEN SE REALIZA...

  3. 3.-

    PROCESO Y DISPOSITIVO PARA LA DETERMINACION AUTOMATICA DE LA ALTA TENSION NECESARIA PARA LA PROGRAMACION/BORRADO DE UNA EEPROM

    . Ver ilustración. Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Inventor/es:

    MEDIANTE EL PROCESO DE ACUERDO CON LA INVENCION ES POSIBLE DETERMINAR, INDIVIDUALMENTE PARA CADA MEMORIA DE SEMICONDUCTOR DE VALOR FIJO, PROGRAMABLE Y BORRABLE ELECTRICAMENTE (SP), LA ALTA TENSION NECESARIA (VPP) PARA EL BORRADO Y LA PROGRAMACION, Y GRABARLA EN LA MISMA MEMORIA (SP), EN UNA ZONA A PREVISTA PARA ELLO. DESDE ALLI PUEDE LEERSE ESTA ALTA TENSION DETERMINADA, PARA CADA PROCESO DE BORRADO O PROGRAMACION ADICIONAL. A PARTIR DE UN PRIMER VALOR DE ALTA TENSION PARA PROGRAMACION O BORRADO DE LA MEMORIA Y UN PRIMER VALOR DE LA TENSION DE LECTURA, PARA COMPROBAR EL PROCESO DE PROGRAMACION O BORRADO, SE DETERMINA LA ALTA TENSION MAS ADECUADA MEDIANTE VARIACIONES SUCESIVAS DE LA ALTA TENSION O DE LA TENSION DE LECTURA.

  4. 4.-

    EL PRESENTE INVENTO DESCRIBE UN METODO DE AUTODIAGNOSTICO QUE ACORTA EL TIEMPO DE DIAGNOSTICO DE UNA ROM QUE ESTA PROVISTA EN UN EQUIPO DE TELEFONO MOVIL PARA SU USO EN UN SISTEMA DE CONMUTACION DE TELEFONO MOVIL Y EQUIPO DE TELEFONO MOVIL APLICADO AL METODO. CUANDO LA FUENTE DE ALIMENTACION ESTA ENCENDIDA, UN VALOR COMPLEMENTARIO QUE COMPLEMENTA PARA CONFIGURAR LA SUMA DE LOS DATOS ALMACENADOS EN TODAS LAS DIRECCIONES DE LA ROM COMO UN DETERMINADO VALOR ESPECIFICO, ROMCHK, QUE ES EL CONTENIDO DE LOS DATOS ALMACENADOS DENTRO DE UNA DIRECCION ESPECIFICA DE LA ROM, SE COMPARA CON NVMCHK QUE ES EL CONTENIDO DE LOS DATOS ALMACENADOS PREVIAMENTE EN UNA...

  5. 5.-

    DISPOSICION DE CIRCUITO PARA VERIFICAR DATOS ALMACENADOS EN UNA MEMORIA DE ACCESO ALEATORIO.

    . Solicitante/s: PLESSEY SEMICONDUCTORS LIMITED. Inventor/es:

    LA DISPOSICION DE CIRCUITO COMPRENDE, PARA CADA UBICACION DE BIT EN UNA COLUMNA DEL RAM, UN REGISTRO DE CORRIMIENTO DE ENTRADA, UN MULTIPLEXADOR Y UN COMPARADOR. LOS BITS DE DATOS DE ENTRADA SE ALMACENAN EN EL REGISTRO DE CORRIMIENTO, Y SE DISPONE EL MULTIPLEXADOR DURANTE UN CICLO DE ESCRITURA, PARA QUE ESCRIBA LOS BITS DE DATOS EN LA POSICION DE BITS. DURANTE UN CICLO DE VERIFICACION, SE DISPONE EL MULTIPLEXADOR PARA QUE ESCRIBA LOS BITS DE DATOS INVERSOS EN LA MISMA POSICION, Y EL COMPARADOR COMPARA LA POSICION DEL BIT DE SALIDA DEL RAM CON EL BIT DEL DATO INVERSO. EL RESULTADO SE ALMACENA EN EL REGISTRO DE CORRIMIENTO, QUE SE PUEDE DESCARGAR PARA SU ANALISIS.

  6. 6.-

    UNA CELULA DE BITS DE RAM NO VOLATIL.

    . Solicitante/s: HUGHES MICROELECTRONICS LIMITED. Inventor/es:

    UNA CELULA DE MEMORIA CONSTA DE UN ENGANCHE BIESTABLE CON NODOS PRIMERO Y SEGUNDO, AL MENOS DOS TRANSISTORES NO VOLATILES NV1, NV2 CADA UNO CON UNA FUENTE, UN SUMIDERO Y UNA COMPUERTA DE CONTROL, ESTANDO CONECTADAS LAS PUERTAS DE CONTROL AL PRIMER NODO (NODE 1) Y ESTANDO CONECTADA UNA DE LAS FUENTES Y SUMIDEROS DE CADA TRANSISTOR AL SEGUNDO NODO (NODE 2), TENIENDO CADA TRANSISTOR NO VOLATIL (NV1, NV2) ADEMAS UN SUBSTRATO Y UNA COMPUERTA FLOTANTE ENTRE EL CONTROL Y EL SUBSTRATO Y MEDIOS DE CONMUTACION (N1, N2, TG1) PARA PERMITIR COMPROBAR LOS TRANSISTORES EN EL CIRCUITO.

  7. 7.-

    CIRCUITO INTEGRADO CON TEST AUTOMATICO DE MEMORIA.

    . Solicitante/s: AMERICAN TELEPHONE AND TELEGRAPH COMPANY. Inventor/es:

    UNA SERIE DE MEMORIA INCLUIDA CON CIRCUITERIA LOGICA EN UN CIRCUITO INTEGRADO ES VERIFCADA POR UNA TECNIDCA QUE LEE Y ESCRIBE UNA SECUENCIA ESPECIFICADA DE BITS, DE TEST DENTRO DE UNA PALABRA DE MEMORIA DADA, ANTES DE PASAR A LA SIGUIENTE PALABRA. UN MODELO O PLANTILLA DE TARJETA DE CHEQUEO DE UNOS Y CEROS ES ESCRITA DENTRO DE LOCALIZACIONES FISICAS DE MEMORIA. ESO PROPORCIONA PARA EL PEOR DE LOS CASOS UN TEST MIENTRAS SE PERMITE FACIL IMPLANTACION DE LA CIRCUITERIA DEL TEST. RESULTADO DEL TEST DESDE UN CIRCUITO COMPARADOR PUEDE SER COMPRIMIDO PARA PROPORCIONAR UNAS POCAS SEÑALES DE ENSAYO, INDICANDO SI LA MEMORIA HA PASADO EL TEST, REQUIRIENDO UN NUMERO MINIMO DE TERMINALES PARA EL CHIP.

  8. 8.-

    PROCEDIMIENTO PARA LA PROTECCION DE DISPOSICIONES DE CONEXIONES CON MEMORIAS PROGRAMABLES POR ELECTRICIDAD UTILIZADAS COMO CONTADORES, ANTES DE UNA PROGRAMACION CLARA DE ESTA MEMORIA Y LA DISPOSICION DE CONEXIONES PARA REALIZAR ESTE PROCEDIMIENTO

    . Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Inventor/es:

    PROCEDIMIENTO PARA EVITAR UNA PROGRAMACION DE VALORES LIMITE EN CELULAS DE MEMORIA EN UNA MEMORIA DE PROGRAMACION ELECTRICA. DESPUES DEL PROGRAMADO, CADA CELULA DE MEMORIA ES LEIDA SOBRE EL CONTENIDO DE LA MISMA Y SOLO EN EL CASO QUE DURANTE EL PROCESO DE LECTURA SE RECONOZCA QUE LA CELULA ESTA PROGRAMADA, UNA SEÑAL DE PERMISO POSIBILITA EL ACCESO A LAS FUNCIONES PROTEGIDAS. SEGUN EL INVENTO EN ESTE PROCESO DE LECTURA JUSTO DESPUES DEL PROGRAMADO EL PENDULO DE VALORACION SE AJUSTA DE FORMA MAS CRITICA, QUE EN OTROS PROCESOS DE LECTURA.

  9. 9.-

    UNA MEMORIA PUEDE CONTENER UN GRAN NUMERO DE BYTES DE DATOS QUIZAS TANTOS COMO 256 MEGABYTES EN UN TIPIGA ESTRUCTURA DE MEMORIA GRANDE. UN CODIGO ALGORITMO QUE CONSIGUE ERRORES PUEDE SER USADO PARA REUTILIZAR MODULOS DE MEMORIA DEFECTUOSOS EN UN SISTEMA DE MEMORIA. EN UNA PARTICULAR PERSONIFICACION, UN NUMERO DE DISPONIBLES PUEDE SER PROVISTO EN CADA TARJETA DE MEMORIA QUE PERMITA UN PREDETERMINADO NUMERO DE MODULOS DEFECTUOSOS A SER REEMPLAZADOS EN UN ALMACEN DE PALABRAS. CON DOBLE BIT DE CORRECCION PROVISTO PARA EL ERROR QUE CORRIGE EL CODIGO LOGICO, UN NUMERO DE BITS PUEDE SER CORREGIDO EN UNA TARJETA O UN GRAN NUMERO DE BIT PUEDEN...

  10. 10.-

    UNA INSTALACION DE TRATAMIENTO DE DATOS

    . Solicitante/s: HONEYWELL INFORMATION SYSTEMS INC..

    INSTALACION DE TRATAMIENTO DE DATOS. CONSTA DE UNA UNIDAD CENTRAL DE TRATAMIENTO DE DATOS (CPU) , CONTROLADA POR PROGRAMAS ALMACENADOS EN UNA MEMORIA PRINCIPAL DINAMICA DE PALABRAS DE 16 BITIOS Y POR PROGRAMAS DE INSTRUCCIONES ALMACENADOS EN UNA MEMORIA FIJA CON PALABRAS DE 48 BITIOS; Y DE UN MICROORDENADOR COMO ORDENADOR DE ENTRADA-SALIDA, AL QUE ESTAN ASOCIADAS UNA MEMORIA FIJA DE PALABRAS DE 8 BITIOS, Y UNA MEMORIA DINAMICA DE ACCESO DIRECTO DE PALABRAS DE 8 BITIOS, LA PRIMERA DE LAS CUALES ALMACENA LAS RUTINAS DE PROGRAMACION NECESARIAS PARA LA PUESTA EN MARCHA Y LA SEGUNDA ALMACENA TABLAS, PROGRAMAS DE CONTROL DE COMUNICACIONES Y PROGRAMACION RESIDENTE PARA EMULAR UN CONTROLADOR.

  11. 11.-

    UN METODO PARA COMPROBAR LA PROTECCION DE UNA MEMORIA DE ALMACENAMIENTO DE INFORMACION.

    . Solicitante/s: FUJITSU LIMITED.

    METODO PARA COMPROBAR LA PROTECCION DE UNA MEMORIA DE ALMACENAMIENTO DE INFORMACION Y PERFECCIONAMIENTOS EN UN SISTEMA DE COMPROBACION DE ALMACENAMIENTO.CONSISTE EN: A) PRECOMPROBAR (Z, M) EL VALOR DE LA SOLICITUD DE ACCESO , LUEGO DE UNA SOLICITUD DE ACCESO EN LA REGION DE ALMACENAMIENTO ; Y B) EFECTUAR EL ACCESO A LA REGION DE ALMACENAMIENTO SIN LEER LA CLAVE DE ALMACENAMIENTO FUERA DEL ALMACENAMIENTO DE CLAVE , CUANDO LA CLAVE TIENE UN VALOR ESPECIFICO. CONSISTENTES EN PUERTAS LOGICAS (A1, A2, A3) DE FUNCION Y, QUE DAN UNA SEN/AL DE ADMISION DE CLAVE AL ALMACENAMIENTO DE CLAVE , Y UN CIRCUITO O PUERTA NO (N), PERTENECIENTES AL CIRCUITO DE COMPROBACION DE PROTECCION DE ALMACENAMIENTO.

  12. 12.-

    ARQUITECTURA DE MEMORIA CON AUTO-TEST INTEGRADO (BIST) QUE TIENE INTERPRETACION DE COMANDOS DISTRIBUIDA Y PROTOCOLO DE COMANDOS GENERALIZADO

    . Ver ilustración. Solicitante/s: QUALCOMM INCORPORATED. Inventor/es:

    Un sistema que comprende: un controlador centralizado de auto-test incorporado (BIST) que almacena un algoritmo adaptado para comprobar una pluralidad de módulos (12, 12A) de memoria, que se caracteriza porque la pluralidad de módulos (12, 12A) de memoria tienen requisitos de sincronización y características físicas diferentes, en el que el controlador BIST almacena el algoritmo como un conjunto de comandos generalizados que conforman un protocolo de comandos; y una pluralidad de secuenciadores distribuidos (8, 8A), adaptados para recibir dichos comandos desde el controlador BIST , que interpretan los comandos basándose en el protocolo de comandos, y que aplican los comandos generalizados a los módulos (12, 12A) de memoria, en el que cada secuenciador se asocia con uno o más módulos (12, 12A) de memoria y en el que al menos dos de los secuenciadores están asociados con módulos de memoria que tienen requisitos de sincronización y características físicas diferentes.

  13. 13.-

    COMPOSICIONES DE TRAZAS DE DATOS PARA UN CIRCUITO INTEGRADO DE MEMORIAS MULTIPLES

    . Ver ilustración. Solicitante/s: QUALCOMM INCORPORATED. Inventor/es:

    Un circuito integrado que comprende: una pluralidad de memorias (126a, 126b); y un módulo de traza operativo para formar paquetes de trazas de datos, caracterizado porque cada memoria de la pluralidad de memorias (126a, 126b) es accesible de forma independiente y el medio de rastreo forma los paquetes de trazas de datos para los accesos de memoria de la pluralidad de memorias, incluyendo cada paquete de trazas de datos una dirección y datos para acceso de memoria a una memoria concreta y un identificador de memoria de la memoria concreta.

  14. 14.-

    Procedimiento para accionar y/o evaluar memorias con células de memoria , en el cual se forma, para las células de memoria , una primera información de test, dependiendo de una paridad variable (VP) asignada a la célula de memoria respectiva, y de un contenido de la célula de memoria respectiva, caracterizado porque en varios ciclos de test: - en cada caso, en una primera fase: - es leído en cada caso un contenido de las células de memoria , - para las células de memoria , se forma, en cada caso, una primera información de test, dependiendo de la paridad variable asignada a la célula de memoria respectiva y el contenido de...

  15. 15.-

    Un método para asignar funcionalidad a elementos procesadores en un conjunto ordenado de procesadores, en el que el conjunto ordenado de procesadores comprende una pluralidad de elementos procesadores dispuestos en un conjunto ordenado de filas y columnas, estando interconectados los elementos procesadores por buses que se extienden entre las filas y las columnas y mediante conmutadores situados en las intersecciones de los buses , en el que, en el funcionamiento de dicha ordenación de procesadores, se transfieren datos durante intervalos de tiempo...

  16. 16.-

    CONJUNTO DE MODULO DE MEMORIA QUE UTILIZA CHIPS PARCIALMENTE DEFECTUOSOS

    . Ver ilustración. Solicitante/s: CELETRONIX INTERNATIONAL, LTD CELETRONIX USA, INC. Inventor/es:

    Procedimiento para la implementación selectiva de un reforzador de reloj, comprendiendo dicho procedimiento: montar un reforzador de reloj en una placa de circuito impreso de múltiples capas . realizar pruebas y revisiones en partes de memoria, incluidas partes de memoria parcialmente defectuosas, para producir un módulo de memoria completamente funcional ; y de acuerdo con el resultado de las pruebas, conectar de forma selectiva dicho reforzador de reloj a dichas partes de memoria revisadas cuyas líneas de E/S son utilizadas.

  17. 17.-

    SISTEMA COMPROBADOR DE LA UNIDAD ARITMETICA

    . Solicitante/s: STANDARD ELECTRICA, S.A..

    Resumen no disponible.

  18. 18.-

    APARATO PARA SELECCIONAR UN ELEMENTO ELECTRICO DE ENTRE UN GRUPO DE ELEMENTOS ANALOGOS

    . Ver ilustración. Solicitante/s: INTERNATIONAL BUSINESS MACHINESS CORPORATION.

    Resumen no disponible.